intel F-tile Interlaken FPGA IPDesign Exampد کارونکي لارښود

منځپانګې پټول

1 intel F-tile Interlaken FPGA IPDesign Exampد کارونکي لارښود

2 1. د چټک پیل لارښود

3 2. ډیزاین Exampلی تفصیل

4 3. F-Tile Interlaken Intel FPGA IP ډیزاین Exampد کارن لارښود آرشیف

5 4. د F-Tile Interlaken Intel FPGA IP ډیزاین Ex. لپاره د اسنادو بیاکتنې تاریخampد کارونکي لارښود

6 اسناد / سرچینې

6.1 حوالې

7 اړونده پوسټونه

intel F-tile Interlaken FPGA IPDesign Exampد کارونکي لارښود

د Intel® Quartus® Prime Design Suite لپاره تازه شوی: 21.4
IP نسخه: 3.1.0

1. د چټک پیل لارښود

د F-Tile Interlaken Intel® FPGA IP کور د سمولیشن ټیسټ بینچ او د هارډویر ډیزاین وړاندې کويample چې د تالیف او هارډویر ازموینې ملاتړ کوي. کله چې تاسو ډیزاین تولید کړئ example، د پیرامیټر مدیر په اوتومات ډول رامینځته کوي fileد ډیزاین سمولو، تالیف او ازموینې لپاره اړین دي.

د ټیسټ بینچ او ډیزاین example د F-tile وسیلو لپاره NRZ او PAM4 حالت ملاتړ کوي.
د F-Tile Interlaken Intel FPGA IP کور ډیزاین تولیدويampد لینونو شمیر او ډیټا نرخونو لاندې ملاتړ شوي ترکیبونو لپاره les.

جدول 1. د لینونو شمیر او ډیټا نرخونو IP ملاتړ شوي ترکیبونه
لاندې ترکیبونه د Intel Quartus® Prime Pro Edition سافټویر نسخه 21.4 کې ملاتړ کیږي. ټول
نور ترکیبونه به د Intel Quartus Prime Pro Edition په راتلونکي نسخه کې ملاتړ شي.

شکل 1. د ډیزاین لپاره د پراختیا مرحلې Example

(1) دا ډول د انټرلیکن لید اړخ حالت ملاتړ کوي.
(2) د 10 لین ترتیب کولو ډیزاین لپاره، F-ټایل د TX PMA 12 لینونو ته اړتیا لري ترڅو د چینل سکیو کمولو لپاره د بانډډ ټرانسیور کلاکینګ فعال کړي.

* نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

د F-Tile Interlaken Intel FPGA IP کور ډیزاین example د لاندې ځانګړتیاو ملاتړ کوي:

داخلي TX ته RX سیریل لوپ بیک حالت

په اوتومات ډول د ثابت اندازې کڅوړې رامینځته کوي
د بسته بندۍ د چک کولو اساسي وړتیاوې

د بیا ازموینې هدف لپاره ډیزاین له سره تنظیم کولو لپاره د سیسټم کنسول کارولو وړتیا

شکل 2. د لوړې کچې بلاک ډیاګرام

اړوند معلومات

F-Tile Interlaken Intel FPGA IP کارن لارښود
د F-Tile Interlaken Intel FPGA IP خوشې یادښتونه

1.1. د هارډویر او سافټویر اړتیاوې
د پخوانۍ ازموینې لپارهampد ډیزاین لپاره، لاندې هارډویر او سافټویر وکاروئ:

د Intel Quartus Prime Pro Edition سافټویر نسخه 21.4

د سیسټم کنسول د Intel Quartus Prime Pro Edition سافټویر سره شتون لري
یو ملاتړ شوی سمیلیټر:
- Synopsys * VCS *
- Synopsys VCS MX
- سیمنز * EDA ماډل سیم * SE یا Questa*
- Cadence * Xcelium *

Intel Agilex ™ I-Series Transceiver-SoC پراختیایی کټ

1.2. د ډیزاین تولید
شکل 3. طرزالعمل

د ډیزاین پخوانی تولید لپاره دا مرحلې تعقیب کړئample او testbench:

د Intel Quartus Prime Pro Edition سافټویر کې، کلیک وکړئ File ➤ د نوي Intel Quartus Prime پروژه جوړولو لپاره د نوې پروژې وزرډ، یا کلیک وکړئ File ➤ د موجوده Intel Quartus Prime پروژې خلاصولو لپاره پروژه خلاص کړئ. وزرډ تاسو ته د وسیله مشخص کولو لپاره هڅوي.
د وسیلې کورنۍ Agilex مشخص کړئ او د خپل ډیزاین لپاره د F-Tile سره وسیله غوره کړئ.

په IP کتلاګ کې، F-Tile Interlaken Intel FPGA IP ومومئ او دوه ځله کلیک وکړئ. د نوي IP متغیر کړکۍ څرګندیږي.
د لوړې کچې نوم مشخص کړئ ستاسو د دودیز IP توپیر لپاره. د پیرامیټر مدیر د IP تغیراتو تنظیمات په a کې خوندي کوي file نومول شوی .ip.
په OK کلیک وکړئ. د پیرامیټر مدیر څرګندیږي.

شکل 4. پخوانیampد ډیزاین ټب

6. په IP ټب کې، د خپل IP اصلي توپیر لپاره پیرامیټونه مشخص کړئ.
7. په Exampد ډیزاین ټب کې ، د ټیسټ بینچ رامینځته کولو لپاره د سمولیشن اختیار غوره کړئ. د هارډویر ډیزاین تولید لپاره د ترکیب اختیار غوره کړئ example. تاسو باید لږترلږه یو د سمولیشن او ترکیب انتخاب غوره کړئ ترڅو ډیزاین تولید کړئample.
8. د تولید شوي HDL فارمیټ لپاره، دواړه Verilog او VHDL اختیار شتون لري.
9. د هدف پرمختیا کټ لپاره، د Agilex I-Series Transceiver-SOC پراختیایی کټ غوره کړئ.

یادونه: کله چې تاسو د پراختیا کټ اختیار غوره کړئ، د پن دندې د Intel Agilex I-Series Transceiver-SoC پرمختیا کټ وسیلې برخې نمبر (AGIB027R31B1E2VR0) سره سم تنظیم شوي او ممکن ستاسو له ټاکل شوي وسیلې څخه توپیر ولري. که تاسو اراده لرئ چې ډیزاین په هارډویر کې په مختلف PCB کې ازموینه وکړئ، د پراختیا کټ نه اختیار غوره کړئ او په .qsf کې مناسب پن دندې ترسره کړئ. file
10. د تولید Ex کلیک وکړئampد ډیزاین. د انتخاب Exampد ډیزاین لارښود کړکۍ ښکاري.
11. که تاسو غواړئ ډیزاین بدل کړئ exampد لارښود لار یا نوم له ډیفالټ ښودل شوي (ilk_f_0_example_design)، نوې لارې ته لټون وکړئ او نوې ډیزاین ټایپ کړئampد لارښود نوم.
OK- په هو کلیک وکړئ.

یادونه: په F-Tile Interlaken Intel FPGA IP ډیزاین کې example، یو سیسټم پی ایل ایل په اوتومات ډول سمدلاسه کیږي، او د F-Tile Interlaken Intel FPGA IP کور سره وصل شوی. په ډیزاین کې د SystemPLL درجه بندي لاره exampلی دی:

example_design.test_env_inst.test_dut.dut.pll

د سیسټم پی ایل ایل په ډیزاین کې example ورته 156.26 MHz حواله ساعت د لیږدونکي په توګه شریکوي.

1.3. د لارښود جوړښت
د F-Tile Interlaken Intel FPGA IP کور لاندې تولیدوي fileد ډیزاین لپاره
exampLe:
شکل 5. د لارښود جوړښت

جدول 2. د هارډویر ډیزاین Example File توضیحات
دا files په کې ديample_installation_dir>/ilk_f_0_example_design لارښود.

جدول 3. ټیسټ بینچ File تفصیل
دا file په کې دیample_installation_dir>/ilk_f_0_example_design/example_design/rtl لارښود.

جدول 4. د ټیسټ بینچ سکریپټونه
دا files په کې ديample_installation_dir>/ilk_f_0_example_design/example_design/testbench لارښود.

1.4. د ډیزاین سمول کول Example Testbench
شکل 6. طرزالعمل

د ټیسټ بینچ سمولو لپاره دا مرحلې تعقیب کړئ:

د کمانډ پرامپټ کې ، د ټیسټ بینچ سمولیشن لارښود ته بدل کړئ. د لارښود لاره دهample_installation_dir>/example_design/testbench.
د خپلې خوښې ملاتړ شوي سمیلیټر لپاره د سمولو سکریپټ چل کړئ. سکریپټ په سمیلیټر کې ټیسټ بینچ تالیف او چلوي. ستاسو سکریپټ باید وګوري چې د SOP او EOP شمیرې د سمولو بشپړیدو وروسته سره سمون لري.

جدول 5. د سمولو د چلولو مرحلې

3. پایلې تحلیل کړئ. یو بریالی سمول پاکټونه لیږي او ترلاسه کوي، او "ټیسټ پاس شوی" ښکاره کوي.
د ډیزاین لپاره د ټیسټ بینچ example لاندې دندې بشپړوي:

د F-Tile Interlaken Intel FPGA IP کور انسټیټیوټ کوي.
د PHY حالت چاپوي.
د میټا فریم همغږي (SYNC_LOCK) او د کلمې (بلاک) حدود چیک کوي
(WORD_LOCK).

د انفرادي لینونو د تړلو او سمون لپاره انتظار کوي.
د کڅوړو لیږد پیل کوي.
د کڅوړې احصایې چک کوي:
- د CRC24 تېروتنې
- SOPs
- EOPs

لاندې sample output د بریالي سمولیشن ټیسټ چلول په ګوته کوي:

یادونه: د انټرلیکن ډیزاین پخوانیample simulation testbench 100 پاکټونه لیږي او 100 پاکټونه ترلاسه کوي.

لاندې sample output د انټرلیکن د لید اړخ حالت لپاره د بریالۍ سمولیشن ازموینه ښیې:

1.5. د هارډویر ډیزاین تالیف او تنظیم کول Example

پخوانی ډاډ ترلاسه کړئampد ډیزاین نسل بشپړ شوی.
د Intel Quartus Prime Pro Edition سافټویر کې، د Intel Quartus Prime پروژه خلاص کړئample_installation_dir>/example_design.qpf>.

په پروسس کول مینو، کلیک وکړئ تالیف پیل کړئ.
د بریالي تالیف وروسته، یو .sof file ستاسو په ټاکل شوي لارښود کې شتون لري.
د هارډویر پخوانی پروګرام کولو لپاره دا ګامونه تعقیب کړئampد F-tile سره Intel Agilex وسیلې کې ډیزاین:
a. د پراختیا کټ د کوربه کمپیوټر سره وصل کړئ.
ب. د ساعت کنټرول غوښتنلیک لانچ کړئ ، کوم چې د پراختیا کټ برخه ده. د ډیزاین لپاره نوي فریکونسۍ تنظیم کړئ exampپه لاندې ډول:
• د NRZ حالت لپاره:
- Si5391 (U18)، OUT0: ستاسو د ډیزاین اړتیا سره سم د pll_ref_clk (3) ارزښت ته وټاکئ.
• د PAM حالت لپاره:
- Si5391 (U45)، OUT1: ستاسو د ډیزاین اړتیا سره سم د pll_ref_clk (3) ارزښت ته وټاکئ.
- Si5391 (U19)، OUT1: ستاسو د ډیزاین اړتیا سره سم د mac_pll_ref_clk (3) ارزښت ته وټاکئ. ج. کلیک وکړئ اوزار ➤ پروګرامر ➤ د هارډویر تنظیم کول.
d. د پروګرام کولو وسیله غوره کړئ. د Intel Agilex I-Series Transceiver-SoC پرمختیا کټ اضافه کړئ.
e. دا ډاډه کړئ موډ ټاکل شوې ده JTAG.
f. د Intel Agilex I-Series وسیله غوره کړئ او کلیک وکړئ وسیله اضافه کړئ. پروګرامر ستاسو په تخته کې د وسیلو تر مینځ د اړیکو ډیاګرام ښکاره کوي.
g. د دې لپاره بکس چیک کړئ.سوف.
h. په کې بکس چیک کړئ برنامه / تنظیم کول کالم
i. کلیک وکړئ پیل.

1.6. د هارډویر ډیزاین ازموینهample
وروسته له دې چې تاسو د ایف ټایل انټرلیکن انټل FPGA IP ډیزاین تالیف کړئ exampخپل وسیله ترتیب او تنظیم کړئ، تاسو کولی شئ د IP کور او د هغې راجسترونو پروګرام کولو لپاره د سیسټم کنسول وکاروئ.

د سیسټم کنسول راوستلو لپاره دا مرحلې تعقیب کړئ او د هارډویر ډیزاین پخوانی ازموینه وکړئampLe:

د CRC32، CRC24، او چیکر لپاره هیڅ غلطی نشته.
لیږدول شوي SOPs او EOPs باید د ترلاسه شوي SOPs او EOPs سره سمون ولري.

لاندې sample output په انټرلیکن موډ کې د بریالۍ ازموینې ښودنه کوي:

لاندې sample output په Interlaken Lookaside حالت کې د بریالي ازموینې چلول په ګوته کوي:

2. ډیزاین Exampلی تفصیل

ډیزاین example د انټرلیکن IP کور فعالیتونه ښیې.

2.1. ډیزاین Exampد اجزاو
د پخوانيampلی ډیزاین سیسټم او د PLL حوالې ساعتونه او اړین ډیزاین برخې سره نښلوي. د پخوانيample ډیزاین د IP کور په داخلي لوپ بیک حالت کې تنظیموي او د IP کور TX کارونکي ډیټا لیږد انٹرفیس کې پاکټونه رامینځته کوي. د IP کور دا پاکټونه د داخلي لوپ بیک لارې ته د لیږدونکي له لارې لیږي.

وروسته له دې چې د IP کور ریسیور د لوپ بیک په لاره کې پاکټونه ترلاسه کوي ، دا د انټرلیکن پاکټونه پروسس کوي او د RX کارونکي ډیټا لیږد انٹرفیس کې یې لیږدوي. د پخوانيampد ډیزاین چک کوي چې پاکټونه ترلاسه شوي او لیږدول شوي میچ.

د F-Tile Interlaken Intel FPGA IP ډیزاین exampپه دې کې لاندې اجزا شامل دي:

F-Tile Interlaken Intel FPGA IP کور

د بسته بندۍ جنراتور او د پاکټ چیکر
د F-ټایل حواله او سیسټم PLL د Intel FPGA IP کور کلکس کوي

2.2. ډیزاین Exampلی جریان
د F-Tile Interlaken Intel FPGA IP هارډویر ډیزاین exampدا لاندې مرحلې بشپړوي:

د F-tile Interlaken Intel FPGA IP او F-ټایل بیا تنظیم کړئ.
په انټرلیکن IP (سیسټم ری سیٹ) او F-tile TX (tile_tx_rst_n) کې ریسیټ خوشې کړئ.
د F-tile Interlaken Intel FPGA IP په داخلي لوپ بیک حالت کې تنظیموي.

د F-tile RX (tile_rx_rst_n) ری سیٹ خوشې کړئ.
د IP کور د TX کارونکي ډیټا لیږد انٹرفیس ته په تادیه کې د مخکینۍ تعریف شوي ډیټا سره د انټرلیکن پاکټونو جریان لیږي.
ترلاسه شوي کڅوړې چک کوي او وضعیت راپور ورکوي. د پاکټ چیکر د هارډویر ډیزاین کې شامل دی example لاندې لومړني بسته چیک کولو وړتیاوې چمتو کوي:
• وګورئ چې د لیږد شوي کڅوړې ترتیب سم دی.
• چک کوي چې ترلاسه شوي ډاټا د متوقع ارزښتونو سره سمون لري د دې ډاډ ترلاسه کولو سره چې د پیکټ پیل (SOP) او د کڅوړې پای (EOP) شمیرې د ډیټا لیږدولو او ترلاسه کولو په وخت کې سمون لري.

* نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

2.3. د انٹرفیس سیګنالونه
جدول 6. ډیزاین مثالampد انٹرفیس سیګنالونه

2.4. نقشه ثبت کړئ

یادونه:

ډیزاین Exampد راجستر پته د 0x20** سره پیل کیږي پداسې حال کې چې د انټرلیکن IP اصلي راجستر پته د 0x10** سره پیل کیږي.

د F-tile PHY راجستر پته د 0x30** سره پیل کیږي پداسې حال کې چې د F-tile FEC راجستر پته د 0x40** سره پیل کیږي. د FEC راجستر یوازې د PAM4 حالت کې شتون لري.
د لاسرسي کوډ: RO—یوازې لوستل، او RW—لوستل/لیکل.
د سیسټم کنسول د ډیزاین example ثبت کوي او په سکرین کې د ازموینې حالت راپور ورکوي.

جدول 7. ډیزاین مثالampد راجستر نقشه

جدول 8. ډیزاین مثالample راجستر نقشه د انټرلیکن لید اړخ ډیزاین Example
د دې راجستر نقشه وکاروئ کله چې تاسو ډیزاین ډیزاین تولید کړئampد انټرلیکن د لید اړخ حالت پیرامیټر فعالولو سره فعال شو.

2.5. بیا تنظیم کړئ
په F-Tile Interlaken Intel FPGA IP کور کې، تاسو ری سیٹ (reset_n=0) پیل کړئ او تر هغه وخته پورې یې ونیسئ تر څو چې IP کور د ری سیٹ اقرار بیرته راګرځوي (reset_ack_n=0). وروسته له دې چې ری سیٹ لرې شو (reset_n=1)، د ری سیٹ اعتراف بیرته خپل لومړني حالت ته راستون کیږي (reset_ack_n=1). په ډیزاین کې example، یو rst_ack_sticky راجستر د ری سیٹ اعتراف ادعا لري او بیا د ری سیٹ لرې کول هڅوي (reset_n=1). تاسو کولی شئ بدیل میتودونه وکاروئ چې ستاسو ډیزاین اړتیاو سره سم وي.

مهم: په هر حالت کې چیرې چې داخلي سیریل لوپ بیک ته اړتیا وي، تاسو باید د F-ټایل TX او RX په یو ځانګړي ترتیب کې جلا کړئ. د نورو معلوماتو لپاره د سیسټم کنسول سکریپټ ته مراجعه وکړئ.

شکل 7. ترتیب په NRZ حالت کې بیا تنظیم کړئ

شکل 8. ترتیب په PAM4 حالت کې بیا تنظیم کړئ

3. F-Tile Interlaken Intel FPGA IP ډیزاین Exampد کارن لارښود آرشیف

که چیرې د IP اصلي نسخه لیست نه وي، د مخکینۍ IP اصلي نسخه لپاره د کاروونکي لارښود پلي کیږي.

4. د F-Tile Interlaken Intel FPGA IP ډیزاین Ex. لپاره د اسنادو بیاکتنې تاریخampد کارونکي لارښود

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت اوسني ته تضمینوي
د Intel د معیاري تضمین سره سم مشخصات، مګر د خبرتیا پرته هر وخت په هر محصول او خدماتو کې د بدلون حق خوندي کوي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه.

د دې لارښود په اړه نور ولولئ او PDF ډاونلوډ کړئ: