ACU3EG ZYNQ الټراسکل پلس FPGA کور بورډ
د کارن لارښود
نسخه ریکارډ
| نسخه | نیټه | لخوا خوشې کول | تفصیل |
| ریو 1.0 | 2021-04-08 | راحیل ژو | لومړی خوشې کول |
1 برخه: AXU2CGA/B پیژندنه
د AXU2CGA/B بورډ د هغې کوچنۍ اندازې او پراخو پردیو لخوا مشخص شوی. اصلي چپ د Xilinx Zynq UltraScale+ MPSoCs CG کورنۍ چپ دی، ماډل یې XCZU2CG-1SFVC784E دی. د AXU2CGA PS اړخ د DDR2 4 سلائسو (ټول 1GB، 32bit) او د 1Mb QSPI فلش 256 سلائس سره نصب شوی. د AXU2CGB PS اړخ د 4 DDR4 (ټول 2GB، 64bit)، یو 8GB eMMC فلش حافظه چپ او یو 256Mb QSPI فلش سره سمبال شوی.
پرفیریل انٹرفیسونو کې 1 MINI DP انٹرفیس ، 4 USB3.0 انٹرفیس ، 1 ګیګابایټ ایترنیټ انٹرفیس ، 1 USB سیریل پورټ ، 1 PCIE انٹرفیس ، 1 TF کارت انٹرفیس ، 2 40-پن توسیع بندرونه ، 2 MIPI انٹرفیس ، کیلي او LEDs شامل دي.
د بورډ سکیمیټ د 1-1 شکل په توګه دی:
برخه 2: ZYNQ چپ
د XCZU2CG-1SFVC784E چپ PS سیسټم دوه ARM Cortex™-A53 پروسیسرونه د 1.2Ghz سرعت سره مدغم کوي او د 2 لیول کیچ ملاتړ کوي؛ دا د 5Mhz سرعت سره دوه Cortex-R500 پروسیسرونه هم لري. د XCZU2CG چپ د 32-bit یا 64-bit DDR4، LPDDR4، DDR3، DDR3L، او LPDDR3 میموري چپس ملاتړ کوي، د PS اړخ کې د بډایه تیز رفتار انٹرفیسونو سره لکه PCIE Gen2، USB3.0، SATA 3.1، DisplayPort؛ دا د USB2.0، ګیګابایټ ایترنیټ، SD/SDIO، I2C، CAN، UART، GPIO، او نورو انٹرفیسونو ملاتړ هم کوي. د PL پای د برنامه وړ منطق واحدونو ، DSP او داخلي رام بډایه لري. د XCZU2CG چپ عمومي بلاک ډیاګرام په 2-1 شکل کې ښودل شوی:
د PS سیسټم اصلي پیرامیټونه په لاندې ډول دي:
- د ARM ډبل کور کورټیکس ™-A53 پروسیسر، تر 1.2GHz پورې سرعت، د هر CPU 32KB کچه 1 لارښوونې او ډیټا کیچ، 1MB کچه 2 کیچ، د 2 CPUs لخوا شریک شوی
- د ARM ډبل کور کورټیکس-R5 پروسیسر، تر 500MHz پورې سرعت، د هر CPU 32KB کچه 1 لارښوونې او ډیټا کیچ، او 128K په کلکه جوړه شوې حافظه
- د بهرنۍ ذخیره کولو انٹرفیس، د 32/64bit DDR4/3/3L، LPDDR4/3 انٹرفیس ملاتړ کوي
- د جامد ذخیره کولو انٹرفیس، د NAND ملاتړ، 2xQuad-SPI فلش
- د لوړ سرعت پیوستون انٹرفیس، د PCIe Gen2 x4، 2xUSB3.0، SATA 3.1، ډیسپلی پورټ، 4 x Tri-mode Gigabit Ethernet ملاتړ کوي
- د عام ارتباط انٹرفیس: 2xUSB2.0، 2x SD/SDIO، 2x UART، 2x CAN 2.0B، 2x I2C، 2x SPI، 4x 32b GPIO
- د بریښنا مدیریت: د بریښنا څلور برخې بشپړ / ټیټ / PL / بیټرۍ ویش ملاتړ کوي
- د کوډ کولو الګوریتم: د RSA، AES، او SHA ملاتړ کوي
- د سیسټم څارنه: 10-bit 1Mbps AD sampد تودوخې او حجم لپاره lingtage کشف
- د PL منطق برخې اصلي پیرامیټونه په لاندې ډول دي:
- د منطق حجرې: 103K
- فلیپ فلاپ: 94K
- د لټون جدول (LUTs): 47K
- بلاک رام: 5.3Mb
- د ساعت مدیریت واحد (CMTs): 3
- ضرب 18x25MACCs: 240
دریمه برخه: DDR3 DRAM
د AXU4CGA بورډ په PS اړخ کې دوه مایکرون DDR2 چپس شتون لري ، کوم چې د 32-bit ډیټا بس بینډ ویت او د 1GB ټول ظرفیت رامینځته کوي. د AXU4CGB بورډ په PS اړخ کې 4 مایکرون DDR2 چپس شتون لري ، کوم چې د 64-bit ډیټا بس بینډ ویت او د 2GB ټول ظرفیت رامینځته کوي. په PS اړخ کې د DDR4 SDRAM اعظمي عملیاتي سرعت کولی شي 1200MHz (د معلوماتو کچه 2400Mbps) ته ورسیږي. د DDR4 SDRAM ځانګړی ترتیب لاندې ښودل شوی.
د دوی په منځ کې، U71 او U72 یوازې AXU2CGB نصب شوي.
| ځای | ظرفیت | جوړونکی |
| U3,U5,(U71,U72) | 256M x 16bit | مایکرون |
جدول 3-1: د DDR4 SDRAM ترتیب
په PS اړخ کې د DDR4 هارډویر اتصال په 3-1 شکل کې ښودل شوی:
AXU2CGA PS اړخ DDR4 SDRAM پن دنده:
| د سیګنال نوم | د پن نوم | د پن نمبر |
| PS_DDR4_DQS0_P | PS_DDR_DQS_P0_504 | AF21 |
| PS_DDR4_DQS0_N | PS_DDR_DQS_N0_504 | AG21 |
| PS_DDR4_DQS1_P | PS_DDR_DQS_P1_504 | AF23 |
| PS_DDR4_DQS1_N | PS_DDR_DQS_N1_504 | AG23 |
| PS_DDR4_DQS2_P | PS_DDR_DQS_P2_504 | AF25 |
| PS_DDR4_DQS2_N | PS_DDR_DQS_N2_504 | AF26 |
| PS_DDR4_DQS3_P | PS_DDR_DQS_P3_504 | AE27 |
| PS_DDR4_DQS3_N | PS_DDR_DQS_N3_504 | AF27 |
| PS_DDR4_DQ0 | PS_DDR_DQ0_504 | AD21 |
| PS_DDR4_DQ1 | PS_DDR_DQ1_504 | AE20 |
| PS_DDR4_DQ2 | PS_DDR_DQ2_504 | AD20 |
| PS_DDR4_DQ3 | PS_DDR_DQ3_504 | AF20 |
| PS_DDR4_DQ4 | PS_DDR_DQ4_504 | AH21 |
| PS_DDR4_DQ5 | PS_DDR_DQ5_504 | AH20 |
| PS_DDR4_DQ6 | PS_DDR_DQ6_504 | AH19 |
| PS_DDR4_DQ7 | PS_DDR_DQ7_504 | AG19 |
| PS_DDR4_DQ8 | PS_DDR_DQ8_504 | AF22 |
| PS_DDR4_DQ9 | PS_DDR_DQ9_504 | AH22 |
| PS_DDR4_DQ10 | PS_DDR_DQ10_504 | AE22 |
| PS_DDR4_DQ11 | PS_DDR_DQ11_504 | AD22 |
| PS_DDR4_DQ12 | PS_DDR_DQ12_504 | AH23 |
| PS_DDR4_DQ13 | PS_DDR_DQ13_504 | AH24 |
| PS_DDR4_DQ14 | PS_DDR_DQ14_504 | AE24 |
| PS_DDR4_DQ15 | PS_DDR_DQ15_504 | AG24 |
| PS_DDR4_DQ16 | PS_DDR_DQ16_504 | AC26 |
| PS_DDR4_DQ17 | PS_DDR_DQ17_504 | AD26 |
| PS_DDR4_DQ18 | PS_DDR_DQ18_504 | AD25 |
| PS_DDR4_DQ19 | PS_DDR_DQ19_504 | AD24 |
| PS_DDR4_DQ20 | PS_DDR_DQ20_504 | AG26 |
| PS_DDR4_DQ21 | PS_DDR_DQ21_504 | AH25 |
| PS_DDR4_DQ22 | PS_DDR_DQ22_504 | AH26 |
| PS_DDR4_DQ23 | PS_DDR_DQ23_504 | AG25 |
| PS_DDR4_DQ24 | PS_DDR_DQ24_504 | AH27 |
| PS_DDR4_DQ25 | PS_DDR_DQ25_504 | AH28 |
| PS_DDR4_DQ26 | PS_DDR_DQ26_504 | AF28 |
| PS_DDR4_DQ27 | PS_DDR_DQ27_504 | AG28 |
| PS_DDR4_DQ28 | PS_DDR_DQ28_504 | AC27 |
| PS_DDR4_DQ29 | PS_DDR_DQ29_504 | AD27 |
| PS_DDR4_DQ30 | PS_DDR_DQ30_504 | AD28 |
| PS_DDR4_DQ31 | PS_DDR_DQ31_504 | AC28 |
| PS_DDR4_DM0 | PS_DDR_DM0_504 | AG20 |
| PS_DDR4_DM1 | PS_DDR_DM1_504 | AE23 |
| PS_DDR4_DM2 | PS_DDR_DM2_504 | AE25 |
| PS_DDR4_DM3 | PS_DDR_DM3_504 | AE28 |
| PS_DDR4_A0 | PS_DDR_A0_504 | W28 |
| PS_DDR4_A1 | PS_DDR_A1_504 | Y28 |
| PS_DDR4_A2 | PS_DDR_A2_504 | AB28 |
| PS_DDR4_A3 | PS_DDR_A3_504 | AA28 |
| PS_DDR4_A4 | PS_DDR_A4_504 | Y27 |
| PS_DDR4_A5 | PS_DDR_A5_504 | AA27 |
| PS_DDR4_A6 | PS_DDR_A6_504 | Y22 |
| PS_DDR4_A7 | PS_DDR_A7_504 | AA23 |
| PS_DDR4_A8 | PS_DDR_A8_504 | AA22 |
| PS_DDR4_A9 | PS_DDR_A9_504 | AB23 |
| PS_DDR4_A10 | PS_DDR_A10_504 | AA25 |
| PS_DDR4_A11 | PS_DDR_A11_504 | AA26 |
| PS_DDR4_A12 | PS_DDR_A12_504 | AB25 |
| PS_DDR4_A13 | PS_DDR_A13_504 | AB26 |
| PS_DDR4_WE_B | PS_DDR_A14_504 | AB24 |
| PS_DDR4_CAS_B | PS_DDR_A15_504 | AC24 |
| PS_DDR4_RAS_B | PS_DDR_A16_504 | AC23 |
| PS_DDR4_ACT_B | PS_DDR_ACT_N_504 | Y23 |
| PS_DDR4_ALERT_B | PS_DDR_ALERT_N_504 | U25 |
| PS_DDR4_BA0 | PS_DDR_BA0_504 | V23 |
| PS_DDR4_BA1 | PS_DDR_BA1_504 | W22 |
| PS_DDR4_BG0 | PS_DDR_BG0_504 | W24 |
| PS_DDR4_CS0_B | PS_DDR_CS_N0_504 | W27 |
| PS_DDR4_ODT0 | PS_DDR_ODT0_504 | U28 |
| PS_DDR4_PARITY | PS_DDR_PARITY_504 | V24 |
| PS_DDR4_RESET_B | PS_DDR_RST_N_504 | U23 |
| PS_DDR4_CLK0_P | PS_DDR_CK0_P_504 | W25 |
| PS_DDR4_CLK0_N | PS_DDR_CK0_N_504 | W26 |
| PS_DDR4_CKE0 | PS_DDR_CKE0_504 | V28 |
AXU2CGB د PS اړخ DDR4 SDRAM ډیټا پن دنده ورته ده
AXU2CGA د اضافي معلوماتو سیګنال دنده په لاندې ډول ده:
| د سیګنال نوم | د پن نوم | د پن نمبر |
| PS_DDR4_DQS4_P | PS_DDR_DQS_P4_504 | N23 |
| PS_DDR4_DQS4_N | PS_DDR_DQS_N4_504 | M23 |
| PS_DDR4_DQS5_P | PS_DDR_DQS_P5_504 | L23 |
| PS_DDR4_DQS5_N | PS_DDR_DQS_N5_504 | K23 |
| PS_DDR4_DQS6_P | PS_DDR_DQS_P6_504 | N26 |
| PS_DDR4_DQS6_N | PS_DDR_DQS_N6_504 | N27 |
| PS_DDR4_DQS7_P | PS_DDR_DQS_P7_504 | J26 |
| PS_DDR4_DQS7_N | PS_DDR_DQS_N7_504 | J27 |
| PS_DDR4_DQ32 | PS_DDR_DQ32_504 | T22 |
| PS_DDR4_DQ33 | PS_DDR_DQ33_504 | R22 |
| PS_DDR4_DQ34 | PS_DDR_DQ34_504 | P22 |
| PS_DDR4_DQ35 | PS_DDR_DQ35_504 | N22 |
| PS_DDR4_DQ36 | PS_DDR_DQ36_504 | T23 |
| PS_DDR4_DQ37 | PS_DDR_DQ37_504 | P24 |
| PS_DDR4_DQ38 | PS_DDR_DQ38_504 | R24 |
| PS_DDR4_DQ39 | PS_DDR_DQ39_504 | N24 |
| PS_DDR4_DQ40 | PS_DDR_DQ40_504 | H24 |
| PS_DDR4_DQ41 | PS_DDR_DQ41_504 | J24 |
| PS_DDR4_DQ42 | PS_DDR_DQ42_504 | M24 |
| PS_DDR4_DQ43 | PS_DDR_DQ43_504 | K24 |
| PS_DDR4_DQ44 | PS_DDR_DQ44_504 | J22 |
| PS_DDR4_DQ45 | PS_DDR_DQ45_504 | H22 |
| PS_DDR4_DQ46 | PS_DDR_DQ46_504 | K22 |
| PS_DDR4_DQ47 | PS_DDR_DQ47_504 | L22 |
| PS_DDR4_DQ48 | PS_DDR_DQ48_504 | M25 |
| PS_DDR4_DQ49 | PS_DDR_DQ49_504 | M26 |
| PS_DDR4_DQ50 | PS_DDR_DQ50_504 | L25 |
| PS_DDR4_DQ51 | PS_DDR_DQ51_504 | L26 |
| PS_DDR4_DQ52 | PS_DDR_DQ52_504 | K28 |
| PS_DDR4_DQ53 | PS_DDR_DQ53_504 | L28 |
| PS_DDR4_DQ54 | PS_DDR_DQ54_504 | M28 |
| PS_DDR4_DQ55 | PS_DDR_DQ55_504 | N28 |
| PS_DDR4_DQ56 | PS_DDR_DQ56_504 | J28 |
| PS_DDR4_DQ57 | PS_DDR_DQ57_504 | K27 |
| PS_DDR4_DQ58 | PS_DDR_DQ58_504 | H28 |
| PS_DDR4_DQ59 | PS_DDR_DQ59_504 | H27 |
| PS_DDR4_DQ60 | PS_DDR_DQ60_504 | G26 |
| PS_DDR4_DQ61 | PS_DDR_DQ61_504 | G25 |
| PS_DDR4_DQ62 | PS_DDR_DQ62_504 | K25 |
| PS_DDR4_DQ63 | PS_DDR_DQ63_504 | J25 |
| PS_DDR4_DM4 | PS_DDR_DM4_504 | R23 |
| PS_DDR4_DM5 | PS_DDR_DM5_504 | H23 |
| PS_DDR4_DM6 | PS_DDR_DM6_504 | L27 |
| PS_DDR4_DM7 | PS_DDR_DM7_504 | H26 |
څلورمه برخه: QSPI فلش
د AXU2CGA/B بورډ د 256MBit Quad-SPI فلش چپ لري، ماډل یې MT25QU256ABA1EW9-0SIT دی. QSPI FLASH د ZYNQ چپ په PS برخه کې د BANK500 GPIO بندر سره وصل دی. شکل 4-1 په سکیمیک کې د QSPI فلش برخه ښیي.
د چپ پن دنده تنظیم کړئ:
| د سیګنال نوم | د پن نوم | د پن نمبر |
| MIO0_QSPI0_SCLK | PS_MIO0_500 | AG15 |
| MIO1_QSPI0_IO1 | PS_MIO1_500 | AG16 |
| MIO2_QSPI0_IO2 | PS_MIO2_500 | AF15 |
| MIO3_QSPI0_IO3 | PS_MIO3_500 | AH15 |
| MIO4_QSPI0_IO0 | PS_MIO4_500 | AH16 |
| MIO5_QSPI0_SS_B | PS_MIO5_500 | AD16 |
برخه 5: eMMC فلش (یوازې د AXU2CGB لپاره)
په AXU8CGB بورډ کې د 2GB ظرفیت سره د eMMC فلش چپ شتون لري. د eMMC فلش د ZYNQ UltraScale+ د PS برخې د BANK500 GPIO بندر سره وصل دی. شکل 5-1 د eMMC فلش سکیماټیک دی.
د چپ پن دنده تنظیم کړئ:
| د سیګنال نوم | د پن نوم | د پن نمبر |
| MMC_DAT0 | PS_MIO13_500 | AH18 |
| MMC_DAT1 | PS_MIO14_500 | AG18 |
| MMC_DAT2 | PS_MIO15_500 | AE18 |
| MMC_DAT3 | PS_MIO16_500 | AF18 |
| MMC_DAT4 | PS_MIO17_500 | AC18 |
| MMC_DAT5 | PS_MIO18_500 | AC19 |
| MMC_DAT6 | PS_MIO19_500 | AE19 |
| MMC_DAT7 | PS_MIO20_500 | AD19 |
| MMC_CMD | PS_MIO21_500 | AC21 |
| MMC_CCLK | PS_MIO22_500 | AB20 |
| MMC_RSTN | PS_MIO23_500 | AB18 |
شپږمه برخه: EEPROM
د AXU2CGA/B پرمختیایي بورډ د EEPROM یوه ټوټه لري، د ماډل شمیره 24LC04 ده. د EEPROM I2C سیګنال د ZYNQ PS اړخ د MIO بندر سره وصل دی. شکل 6-1 د EEPROM سکیماتیک دی:
د EEPROM پن دنده:
| د سیګنال نوم | د پن نوم | د پن نمبر |
| PS_IIC1_SCL | PS_MIO32_501 | J16 |
| PS_IIC1_SDA | PS_MIO33_501 | L16 |
7 برخه: د DP ښودنه انٹرفیس
د AXU2CGA/B بورډ د MINI ډول ډیسپلی پورټ محصول ښودنې انٹرفیس لري ، کوم چې د ویډیو عکس ښودلو لپاره کارول کیږي ، او تر 4K x 2K@30Fps محصول ملاتړ کوي. د ZU0CG PS MGT د LANE1 او LANE2 TX سیګنالونه د توپیر سیګنال حالت کې د DP نښلونکي سره وصل دي. د ډیسپلی پورټ معاون چینل د PS MIO پن سره وصل دی. د DP د تولید انٹرفیس سکیماتیک ډیاګرام په 7-1 شکل کې ښودل شوی:
د DisplayPort انٹرفیس ZYNQ پن دنده په لاندې ډول ده:
| د سیګنال نوم | د ZYNQ پن نمبر | ZYNQ پن شمیره | تفصیل |
| GT0_DP_TX_P | PS_MGTTXP3_505 | B23 | د DP ډیټا ټیټ بټونه مثبت لیږدوي |
| GT0_DP_TX_N | PS_MGTTXN3_505 | B24 | د DP ډیټا ټیټ بټونه منفي لیږدوي |
| GT1_DP_TX_P | PS_MGTTXP2_505 | C25 | د DP ډیټا لوړ بټونه مثبت لیږدوي |
| GT1_DP_TX_N | PS_MGTTXN2_505 | C26 | د DP ډیټا لوړ بټونه منفي لیږدوي |
| 505_DP_CLKP | PS_MGTREFCLK2P_50 5 | C21 | د ډی پی حوالې ساعت مثبت |
| 505_DP_CLKP | PS_MGTREFCLK2N_50 5 | C22 | د DP حوالې ساعت منفي |
| DP_AUX_OUT | PS_MIO27 | J15 | د DP معاون ډاټا محصول |
| DP_AUX_IN | PS_MIO30 | F16 | د DP معاون ډاټا داخلول |
| DP_OE | PS_MIO29 | G16 | د DP معاون ډیټا تولید فعال کړئ |
| DP_HPD | PS_MIO28 | K15 | د DP داخلولو سیګنال کشف |
برخه 8: د USB 3.0 انٹرفیس
په AXU4CGA/B بورډ کې 3.0 USB2 انٹرفیسونه شتون لري، انٹرفیس د HOST کاري حالت (ډول A) دی، او د معلوماتو لیږد سرعت تر 5.0Gb/s پورې دی. د USB3.0 انٹرفیسونه خارجي USB PHY چپ او USB3.0 HUB چپ د ULPI انٹرفیس له لارې نښلوي ترڅو د لوړ سرعت USB3.0 ډیټا ارتباط احساس کړي.
د USB سکیمایټ په 8-1 شکل کې ښودل شوی:
د USB پن دنده:
| د سیګنال نوم | د پن نوم | د پن نمبر | تفصیل |
| USB_SSTXP | PS_MGTTXP2_505 | D23 | د USB3.0 ډیټا لیږد مثبت |
| USB_SSTXN | PS_MGTTXN2_505 | D24 | د USB3.0 ډیټا لیږد منفي |
| USB_SSRXP | PS_MGTRXP2_505 | D27 | د USB3.0 ډاټا مثبت ترلاسه کوي |
| USB_SSRXN | PS_MGTRXN2_505 | D28 | د USB3.0 ډاټا منفي ترلاسه کوي |
| 505_USB_CLKP | PS_MGTREFCLK2P_505 | E21 | د USB3.0 حواله ساعت مثبت |
| 505_USB_CLKN | PS_MGTREFCLK2N_505 | E22 | د USB3.0 حواله ساعت منفي |
| USB_DATA0 | PS_MIO56 | C16 | د USB2.0 ډیټا Bit0 |
| USB_DATA1 | PS_MIO57 | A16 | د USB2.0 ډیټا Bit1 |
| USB_DATA2 | PS_MIO54 | F17 | د USB2.0 ډیټا Bit2 |
| USB_DATA3 | PS_MIO59 | E17 | د USB2.0 ډیټا Bit3 |
| USB_DATA4 | PS_MIO60 | C17 | د USB2.0 ډیټا Bit4 |
| USB_DATA5 | PS_MIO61 | D17 | د USB2.0 ډیټا Bit5 |
| USB_DATA6 | PS_MIO62 | A17 | د USB2.0 ډیټا Bit6 |
| USB_DATA7 | PS_MIO63 | E18 | د USB2.0 ډیټا Bit7 |
| USB_STP | PS_MIO58 | F18 | د USB2.0 بند سیګنال |
| USB_DIR | PS_MIO53 | D16 | د USB2.0 ډیټا سمت سیګنال |
| USB_CLK | PS_MIO52 | G18 | د USB2.0 ساعت سیګنال |
| USB_NXT | PS_MIO55 | B16 | USB2.0 د راتلونکی ډیټا سیګنال |
9 برخه: ګیګابایټ ایترنیټ انٹرفیس
په AXU1CGA/B کې د 2 ګیګابایټ ایترنیټ انٹرفیس شتون لري ، او د ایترنیټ انٹرفیس د PS په BANK502 کې دی چې د GPHY چپ له لارې وصل دی. د GPHY چپ د مایکل څخه KSZ9031RNXIC ایترنیټ PHY چپ کاروي، او د PHY پته 001 ده. شکل 9-1 د ZYNQ PS اړخ کې د ایترنیټ PHY چپ د پیوستون سکیماټیک ډیاګرام دی:
د ګیګابایټ ایترنیټ پن دندې په لاندې ډول دي:
| د سیګنال نوم | د پن نوم | د پن نمبر | تفصیل |
| PHY1_TXCK | PS_MIO64 | E19 | RGMII د لیږد ساعت |
| PHY1_TXD0 | PS_MIO65 | A18 | د ډیټا بیټ لیږد کول |
| PHY1_TXD1 | PS_MIO66 | G19 | د معلوماتو لیږد بټ 1 |
| PHY1_TXD2 | PS_MIO67 | B18 | د معلوماتو لیږد بټ 2 |
| PHY1_TXD3 | PS_MIO68 | C18 | د معلوماتو لیږد بټ 3 |
| PHY1_TXCTL | PS_MIO69 | D19 | د معلوماتو لیږدولو سیګنال فعال کړئ |
| PHY1_RXCK | PS_MIO70 | C19 | RGMII ساعت ترلاسه کوي |
| PHY1_RXD0 | PS_MIO71 | B19 | Bit0 ډاټا ترلاسه کړئ |
| PHY1_RXD1 | PS_MIO72 | G20 | Bit1 ډاټا ترلاسه کړئ |
| PHY1_RXD2 | PS_MIO73 | G21 | Bit2 ډاټا ترلاسه کړئ |
| PHY1_RXD3 | PS_MIO74 | D20 | Bit3 ډاټا ترلاسه کړئ |
| PHY1_RXCTL | PS_MIO75 | A19 | د ډاټا فعال سیګنال ترلاسه کړئ |
| PHY1_MDC | PS_MIO76 | B20 | د MDIO ساعت مدیریت |
| PHY1_MDIO | PS_MIO77 | F20 | د MDIO مدیریت ډاټا |
برخه 10: سیریل پورټ ته USB
د سیسټم ډیبګ کولو لپاره په AXU2CGA/B بورډ کې Uart to USB انٹرفیس شتون لري. د تبادلې چپ د سیلیکون لیبز CP2102 USB-UAR چپ کاروي، او USB انٹرفیس د MINI USB انٹرفیس کاروي. دا د اصلي بورډ او سیریل ډیټا مواصلاتو خپلواک بریښنا رسولو لپاره د USB کیبل سره د کمپیوټر USB پورټ سره وصل کیدی شي. د USB Uart سرکټ ډیزاین سکیماتیک ډیاګرام په 10-1 شکل کې ښودل شوی:
USB ته سیریل پورټ ZYNQ پن دنده:
| د سیګنال نوم | د پن نوم | د پن نمبر | تفصیل |
| PS_UART1_TX | PS_MIO24 | AB19 | د PL Uart ډاټا محصول |
| PS_UART1_RX | PS_MIO25 | AB21 | PL Uart ډیټا ان پټ |
11 برخه: د SD کارت سلاټ انٹرفیس
د AXU2CGA/B بورډ د مایکرو SD کارت انٹرفیس لري. د SDIO سیګنال د BANK501 IO سیګنال سره وصل دی. د SD کارت نښلونکی سکیمیټ په 11-1 شکل کې ښودل شوی.
د SD کارت سلاټ پن دنده:
| د سیګنال نوم | د پن نوم | د پن نمبر | تفصیل |
| SD_CLK | PS_MIO51 | l21 | د SD ساعت سیګنال |
| SD_CMD | PS_MIO50 | M19 | د SD کمانډ سیګنال |
| SD_D0 | PS_MIO46 | L20 | د SD ډاټا 0 |
| SD_D1 | PS_MIO47 | H21 | د SD ډاټا 1 |
| SD_D2 | PS_MIO48 | J21 | د SD ډاټا 2 |
| SD_D3 | PS_MIO49 | M18 | د SD ډاټا 3 |
| SD_CD | PS_MIO45 | K20 | د SD کارت کشف سیګنال |
12 برخه: د PCIE انٹرفیس
په AXU1CGA/B بورډ کې د PCIE پردیو سره نښلولو لپاره د PCIE x2 سلاټ شتون لري، او د PCIE ارتباط سرعت تر 5Gbps پورې دی. د PCIE سیګنال مستقیم د BANK0 PS MGT ټرانسیور LANE505 سره وصل دی. د PCIE x 1 ډیزاین سکیماتیک ډیاګرام په 12-1 شکل کې ښودل شوی:
د PCIE انٹرفیس ZYNQ پن تفویض
| د سیګنال نوم | د پن نوم | پنشمیره | تفصیل |
| PCIE_TXP | PS_MGTTXP0_505 | E25 | د PCIE ډیټا لیږد مثبت |
| PCIE_TXN | PS_MGTTXN0_505 | E26 | د PCIE ډیټا لیږد منفي |
| PCIE_RXP | PS_MGTRXP0_505 | F27 | د PCIE ډاټا مثبت ترلاسه کوي |
| PCIE_RXN | PS_MGTRXN0_505 | F28 | د PCIE ډاټا منفي ترلاسه کوي |
| PCIE_REFCLK_P | PS_MGTREFCLK0P_505 | F23 | د PCIE ډیټا حوالې ساعت مثبت |
| PCIE_REFCLK_N | PS_MGTREFCLK0N_505 | F24 | د PCIE ډیټا حوالې ساعت منفي |
برخه 13: 40-Pin توسیع سرلیک
د AXU2CGA/B بورډ د دوه 0.1 انچ معیاري پیچ 40-پن توسیع بندرونو J12 او J15 سره خوندي دی، کوم چې د ALINX ماډلونو یا د کارونکي لخوا ډیزاین شوي بهرني سرکټ سره نښلولو لپاره کارول کیږي. د توسعې پورټ 40 سیګنالونه لري چې له دې څخه 1-چینل 5V بریښنا رسولو، 2-چینل 3.3 V بریښنا رسولو، 3-چینل ځمکه، او 34 IOs. د FPGA سوځولو څخه مخنیوي لپاره IO مستقیم د 5V وسیله سره مستقیم مه وصل کړئ. که تاسو غواړئ د 5V تجهیزاتو سره وصل شئ، تاسو اړتیا لرئ د کچې تبادلې چپ وصل کړئ.
د J15 توسیع بندر IO پورټ د ZYNQ چپ BANK25 او BANK26 سره وصل دی، او د کچې معیار 3.3V دی. د ډیزاین سکیمیک ډیاګرام په 13-1 شکل کې ښودل شوی:
د J12 توسیع سرلیک ZYNQ پن دنده
| J12 پن | د سیګنال نوم | د پن نمبر | J12 پن | د سیګنال نوم | د پن نمبر |
| 1 | GND | – | 2 | VCC5V | – |
| 3 | IO1_1N | F7 | 4 | IO1_1P | G8 |
| 5 | IO1_2N | F6 | 6 | IO1_2P | G6 |
| 7 | IO1_3N | D9 | 8 | IO1_3P | E9 |
| 9 | IO1_4N | F5 | 10 | IO1_4P | G5 |
| 11 | IO1_5N | E8 | 12 | IO1_5P | F8 |
| 13 | IO1_6N | D5 | 14 | IO1_6P | E5 |
| 15 | IO1_7N | C4 | 16 | IO1_7P | D4 |
| 17 | IO1_8N | E3 | 18 | IO1_8P | E4 |
| 19 | IO1_9N | F1 | 20 | IO1_9P | G1 |
| 21 | IO1_10N | E2 | 22 | IO1_10P | F2 |
| 23 | IO1_11N | D6 | 24 | IO1_11P | D7 |
| 25 | IO1_12N | B9 | 26 | IO1_12P | C9 |
| 27 | IO1_13N | A4 | 28 | IO1_13P | B4 |
| 29 | IO1_14N | B6 | 30 | IO1_14P | C6 |
| 31 | IO1_15N | A6 | 32 | IO1_15P | A7 |
| 33 | IO1_16N | B8 | 34 | IO1_16P | C8 |
| 35 | IO1_17N | A8 | 36 | IO1_17P | A9 |
| 37 | GND | – | 38 | GND | – |
| 39 | VCC_3V3_BUCK4 | – | 40 | VCC_3V3_BUCK4 | – |
د J15 توسیع سرلیک ZYNQ پن دنده
| J15 پن | د سیګنال نوم | د پن نمبر | J15 پن | د سیګنال نوم | د پن نمبر |
| 1 | GND | – | 2 | VCC5V | – |
| 3 | IO2_1N | A11 | 4 | IO2_1P | A12 |
| 5 | IO2_2N | A13 | 6 | IO2_2P | B13 |
| 7 | IO2_3N | A14 | 8 | IO2_3P | B14 |
| 9 | IO2_4N | E13 | 10 | IO2_4P | E14 |
| 11 | IO2_5N | A15 | 12 | IO2_5P | B15 |
| 13 | IO2_6N | C13 | 14 | IO2_6P | C14 |
| 15 | IO2_7N | B10 | 16 | IO2_7P | C11 |
| 17 | IO2_8N | D14 | 18 | IO2_8P | D15 |
| 19 | IO2_9N | F11 | 20 | IO2_9P | F12 |
| 21 | IO2_10N | H13 | 22 | IO2_10P | H14 |
| 23 | IO2_11N | G14 | 24 | IO2_11P | G15 |
| 25 | IO2_12N | F10 | 26 | IO2_12P | G11 |
| 27 | IO2_13N | H12 | 28 | IO2_13P | J12 |
| 29 | IO2_14N | J14 | 30 | IO2_14P | K14 |
| 31 | IO2_15N | K12 | 32 | IO2_15P | K13 |
| 33 | IO2_16N | L13 | 34 | IO2_16P | L14 |
| 35 | IO2_17N | G10 | 36 | IO2_17P | H11 |
| 37 | GND | – | 38 | GND | – |
| 39 | VCC_3V3_BUCK4 | – | 40 | VCC_3V3_BUCK4 | – |
14 برخه: د MIPI کیمرې انٹرفیس
په AXU2CGA/B بورډ کې د MIPI کیمرې د نښلولو لپاره 2 MIPI انٹرفیسونه شتون لري. د MIPI توپیر سیګنال د BANK64 او 65 HP IO سره وصل دی، او د کچې معیار + 1.2V دی؛ د MIPI د کنټرول سیګنال د BANK24 سره وصل دی، او د کچې معیار + 3.3V دی. د MIPI پورټ ډیزاین سکیماتیک ډیاګرام په 14-1 شکل کې ښودل شوی:
د MIPI انٹرفیس J23 پن دنده
| پن | د سیګنال نوم | ZYNQ پن نوم | ZYNQ پنشمیره | تفصیل |
| 1 | GND | – | – | ځمکه |
| 2 | MIPI1_LAN0_N | IO_L2N_64 | AE8 | د MIPI ډاټا 0 سیګنال N |
| 3 | MIPI1_LAN0_P | IO_L2P_64 | AE9 | د MIPI ډاټا 0 سیګنال پی |
| 4 | GND | – | – | ځمکه |
| 5 | MIPI1_LAN1_N | IO_L3N_64 | AC8 | د MIPI ډاټا 1 سیګنال N |
| 6 | MIPI1_LAN1_P | IO_L3P_64 | AB8 | د MIPI ډاټا 1 سیګنال پی |
| 7 | GND | – | – | ځمکه |
| 8 | MIPI1_CLK_N | IO_L1N_64 | AD9 | د MIPI ساعت سیګنال N |
| 9 | MIPI1_CLK_P | IO_L1P_64 | AC9 | د MIPI ساعت سیګنال P |
| 10 | GND | – | – | ځمکه |
| 11 | CAM1_GPIO | IO_L2N_24 | AH14 | د کنټرول سیګنال IO |
| 12 | CAM1_CLK | IO_L3P_24 | AG13 | د سیګنال ساعت کنټرول |
| 13 | CAM1_SCL | IO_L3N_24 | AH13 | د کنټرول سیګنال SCL |
| 14 | CAM1_SDA | IO_L4P_24 | AE13 | د کنټرول سیګنال SDA |
| 15 | VCC_3V3 | – | – | د 3.3V بریښنا رسول |
د MIPI انٹرفیس J24 پن دنده
| پن | د سیګنال نوم | ZYNQ پن نوم | ZYNQ پنشمیره | تفصیل |
| 1 | GND | – | – | ځمکه |
| 2 | MIPI2_LAN0_N | IO_L2N_65 | V9 | د MIPI ډاټا 0 سیګنال N |
| 3 | MIPI2_LAN0_P | IO_L2P_65 | U9 | د MIPI ډاټا 0 سیګنال پی |
| 4 | GND | – | – | ځمکه |
| 5 | MIPI2_LAN1_N | IO_L3N_65 | V8 | د MIPI ډاټا 1 سیګنال N |
| 6 | MIPI2_LAN1_P | IO_L3P_65 | U8 | د MIPI ډاټا 1 سیګنال پی |
| 7 | GND | – | – | ځمکه |
| 8 | MIPI2_CLK_N | IO_L1N_65 | Y8 | د MIPI ساعت سیګنال N |
| 9 | MIPI2_CLK_P | IO_L1P_65 | W8 | د MIPI ساعت سیګنال P |
| 10 | GND | – | – | ځمکه |
| 11 | CAM2_GPIO | IO_L5P_24 | AD15 | د کنټرول سیګنال IO |
| 12 | CAM2_CLK | IO_L6P_24 | AC14 | د سیګنال ساعت کنټرول |
| 13 | CAM2_SCL | IO_L5N_24 | AD14 | د کنټرول سیګنال SCL |
| 14 | CAM2_SDA | IO_L6N_24 | AC13 | د کنټرول سیګنال SDA |
| 15 | VCC_3V3 | – | – | د 3.3V بریښنا رسول |
15 برخه: جTAG ډیبګ پورټ
د 10-pin JTAG انٹرفیس په AXU2CGA/B بورډ کې د ZYNQ UltraScale+ پروګرامونو یا FLASH ته د فرم ویئر پروګرامونو ډاونلوډ کولو لپاره ساتل شوی. د پن تعریف JTAG په لاندې شکل کې ښودل شوی
16 برخه: د DIP سویچ ترتیب
د FPGA پراختیایی بورډ کې د 4 عددي DIP سویچ SW1 شتون لري ترڅو د ZYNQ سیسټم پیل کولو حالت تنظیم کړي. د AXU2CGA/B سیسټم پراختیا پلیټ فارم د 4 پیل کولو حالتونو ملاتړ کوي. د 4 پیل کولو طریقې J ديTAG د ډیبګ حالت، QSPI فلش، EMMC او SD2.0 کارت پیل کولو حالت. وروسته له دې چې د ZU3EG چپ فعال شو، دا به د (PS_MODE0 ~ 3) کچه معلومه کړي ترڅو د پیل حالت معلوم کړي. کارونکی کولی شي د توسعې بورډ کې د DIP سویچ SW1 له لارې مختلف پیل حالتونه غوره کړي. د SW1 د پیل کولو حالت ترتیب په لاندې جدول 16-1 کې ښودل شوی.
جدول 16-1: د SW1 د پیل کولو حالت ترتیب
17 برخه: LEDs
په AXU4CGA/B بورډ کې د 4 کاروونکي شاخص څراغونه، 2 د کاروونکي کنټرول KEYs، او یو ری سیٹ KET شتون لري. 4 د کاروونکي شاخصونه او 4 کاروونکي کلیدي ټول د BANK24 IO سره وصل دي. د LED رڼا هارډویر پیوستون سکیمیک ډیاګرام په 17-1 شکل کې ښودل شوی:
د LED او کیلي پن دنده:
| د سیګنال نوم | د پن نوم | د پن نمبر |
| LED1 | IO_L9N_24 | W13 |
| LED2 | IO_L12P_24 | Y12 |
| LED3 | IO_L12N_24 | AA12 |
| LED4 | IO_L7N_24 | AB13 |
| د KEY1 | IO_L7P_24 | AA13 |
| د KEY2 | IO_L1N_24 | AE14 |
| د KEY3 | IO_L1P_24 | AE15 |
| د KEY4 | IO_L2P_24 | AG14 |
18 برخه: د سیسټم ساعت
بورډ د RTC سرکټ، PS سیسټم، او PL منطق برخو لپاره د حوالې ساعتونه چمتو کوي. د RTC ساعت 32.768 دی، د PS سیسټم ساعت 33.3333Mhz دی، او د PL پای ساعت 25Mhz دی. د ساعت سرکټ ډیزاین سکیماتیک ډیاګرام په 18-1 شکل کې ښودل شوی:
د کلاک پن دنده
| د سیګنال نوم | د پن نوم | د پن نمبر |
| PL_REF_CLK | IO_L8P_44 | AB11 |
د PL_REF_CLK کچه +1.8V ده.
19 برخه: د ALINX دودیز فین انٹرفیس
فین د 12V لخوا پرمخ وړل کیږي، او سرعت د FAN_PWM سیګنال له لارې تنظیم کیدی شي. دا بورډ به په غلطۍ کې د هیټسینک سره راشي ، که تاسو دې فین ته اړتیا لرئ ، دا په جلا توګه واخلئ.
| د سیګنال نوم | د پن نوم | د پن نمبر |
| FAN_PWM | IO_L11P_24 | W12 |
20 برخه: د بریښنا داخلول
د AXU2CGA/B بریښنا ان پټ د DC12V او اوسني 2A سره اډاپټر دی. د بریښنا انٹرفیس په لاندې شکل کې ښودل شوی
21 برخه: د بورډ اندازه اندازه
اسناد / سرچینې
 |
ALINX ACU3EG ZYNQ UltraScale Plus FPGA کور بورډ [pdf] د کارونکي لارښود ACU3EG، AXU3EG، ACU3EG ZYNQ UltraScale Plus FPGA کور بورډ، ZYNQ الټراسکل پلس FPGA کور بورډ، الټراسکل پلس FPGA کور بورډ، FPGA کور بورډ، کور بورډ، بورډ |
