د انټل لوگوIntel® FPGA P-Tile Avalon ®
د PCI ایکسپریس لپاره سټرینګ IP*
ډیزاین Exampد کارونکي لارښود
د Intel® لپاره تازه شوی
Quartus® Prime Design Suite: 21.3
IP نسخه: 6.0.0
د کارن لارښود

منځپانګې پټول
1 ډیزاین Exampلی تفصیل
2 د چټک پیل لارښود
3 د PCI ایکسپریس ډیزاین لپاره د P-tile Avalon Streaming IP
4 د Intel P-Tile Avalon لپاره د اسنادو بیاکتنې تاریخ
5 اسناد / سرچینې
5.1 حوالې
6 اړونده پوسټونه

ډیزاین Exampلی تفصیل

۱.۱. د برنامه شوي ان پټ/آؤټ پټ (PIO) ډیزاین لپاره فعالیت توضیحات Example

د PIO ډیزاین example د کوربه پروسیسر څخه هدف وسیلې ته د حافظې لیږد ترسره کوي. په دې کې پخوانيample، کوربه پروسیسر د واحد-ډورډ MemRd او emWr غوښتنه کوي
TLPs
د PIO ډیزاین example په اتوماتيک ډول جوړوي fileد Intel Prime سافټویر کې سمولو او تالیف کولو لپاره اړین دی. ډیزاین example د پیرامیټونو پراخه لړۍ پوښي. په هرصورت، دا د PCIe لپاره د P-Tile هارډ IP ټول ممکنه پیرامیټریزیشنونه نه پوښي.
دا ډیزاین exampپه دې کې لاندې اجزا شامل دي:

  • تولید شوی P-Tile Avalon Streaming Hard IP Endpoint variant (DUT) د هغه پیرامیټونو سره چې تاسو یې مشخص کړی. دا برخه د PIO غوښتنلیک ته د ترلاسه شوي TLP ډیټا چلوي
  • د PIO غوښتنلیک (APPS) برخه، چې د PCI Express TLPs او ساده Avalon-MM ترمنځ اړین ژباړه ترسره کوي او آنچپ حافظې ته لیکي او لوستل کوي.
  • یو آن چپ حافظه (MEM) برخه. د 1 × 16 ډیزاین لپاره example، آن چپ حافظه د 16 KB حافظې بلاک څخه جوړه ده. د 2 × 8 ډیزاین لپارهample، آن چپ حافظه دوه 16 KB حافظې بلاکونه لري.
  • د ریلیز IP بیا تنظیم کړئ: دا IP د کنټرول سرکټ په ری سیٹ کې ساتي تر هغه چې وسیله په بشپړ ډول د کارونکي حالت ته ننوځي. FPGA د INIT_DONE محصول تاکید کوي ترڅو سیګنال وکړي چې وسیله د کارونکي حالت کې ده. د Reset Release IP د داخلي INIT_DONE سیګنال یوه بدله شوې نسخه رامینځته کوي ترڅو د nINIT_DONE محصول رامینځته کړي چې تاسو یې د خپل ډیزاین لپاره کارولی شئ. د nINIT_DONE سیګنال لوړ دی تر هغه چې ټول وسیله د کارونکي حالت ته ننوځي. وروسته له دې چې nINIT_DONE ادعا کوي (ټيټ)، ټول منطق د کاروونکي حالت کې دی او په نورمال ډول کار کوي. تاسو کولی شئ د nINIT_DONE سیګنال په لاندې لارو کې وکاروئ:
    • د بهرنۍ یا داخلي بیا تنظیم کولو لپاره.
    • ټرانسسیور او I/O PLLs ته د ری سیٹ ان پټ د دروازې لپاره.
    • د لیکلو دروازې ته د ډیزاین بلاکونو فعالول لکه ایمبیډ شوي حافظې بلاکونه ، دولتي ماشین ، او شفټ راجسترونه.
    • ستاسو په ډیزاین کې په همغږي ډول د راجسټر ری سیٹ ان پټ بندرونو چلولو لپاره.

د سمولیشن ټیسټ بینچ د PIO ډیزاین پخوانیample او د روټ پورټ BFM د هدف پای ټکی سره انٹرفیس کولو لپاره.
Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
ISO 9001:2015 ثبت شوی
انځور 1. د پلیټ فارم ډیزاینر PIO 1×16 ډیزاین Ex. لپاره د بلاک ډیاګرامampد سمولو ټیسټ بینچ

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 5

انځور 2. د پلیټ فارم ډیزاینر PIO 2×8 ډیزاین Ex. لپاره د بلاک ډیاګرامampد سمولو ټیسټ بینچ

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 6

د ازموینې برنامه په چپ حافظه کې د ورته ځای څخه ډاټا ته لیکي او لوستل کوي. دا د تمه شوي پایلې سره لوستل شوي معلومات پرتله کوي. د ازموینې راپور ورکوي، "سیمولیشن د بریالي بشپړیدو له امله ودرول شو" که کومه تېروتنه رامنځته نشي. د P-Tile Avalon
د سټریمینګ ډیزاین example د لاندې تشکیلاتو ملاتړ کوي:

  • Gen4 x16 پای ټکی
  • Gen3 x16 پای ټکی
  • Gen4 x8x8 پای ټکی
  • Gen3 x8x8 پای ټکی

یادونه: د PCIe x8x8 PIO ډیزاین لپاره د سمولیشن ټیسټ بینچ example د یو واحد PCIe x8 لینک لپاره تنظیم شوی که څه هم اصلي ډیزاین دوه PCIe x8 لینکونه پلي کوي.
یادونه: دا ډیزاین example یوازې د PCI Express لپاره د P-tile Avalon Streaming IP په پیرامیټر ایډیټر کې د ډیفالټ تنظیماتو ملاتړ کوي.
انځور 3. د پلیټ فارم ډیزاینر سیسټم مینځپانګې د P-Tile Avalon Streaming PCI Express 1×16 PIO ډیزاین Example
د پلیټ فارم ډیزاینر دا ډیزاین تر Gen4 x16 ډولونو لپاره تولیدوي.

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 7

انځور 4. د پلیټ فارم ډیزاینر سیسټم مینځپانګې د P-Tile Avalon Streaming PCI Express 2×8 PIO ډیزاین Example
د پلیټ فارم ډیزاینر دا ډیزاین تر Gen4 x8x8 ډولونو لپاره تولیدوي.

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 8

1.2. د واحد روټ I/O مجازی کولو (SR-IOV) ډیزاین لپاره فعالیت توضیحاتample
د SR-IOV ډیزاین example د کوربه پروسیسر څخه هدف وسیلې ته د حافظې لیږد ترسره کوي. دا په هر PF کې تر دوه PFs او 32 VFs ملاتړ کوي.
د SR-IOV ډیزاین example په اتوماتيک ډول جوړوي fileد Intel Quartus Prime سافټویر کې سمولو او تالیف کولو لپاره اړین دی. تاسو کولی شئ د تالیف شوي ډیزاین ډاونلوډ کړئ
د Intel Stratix® 10 DX پرمختیا کټ یا د Intel Agilex™ پرمختیا کټ.
دا ډیزاین exampپه دې کې لاندې اجزا شامل دي:

  • تولید شوی P-Tile Avalon Streaming (Avalon-ST) د IP پای ټکی ویرینټ (DUT) د هغه پیرامیټونو سره چې تاسو یې مشخص کړی. دا برخه ترلاسه شوي TLP ډیټا د SR-IOV غوښتنلیک ته رسوي.
  • د SR-IOV غوښتنلیک (APPS) برخه، کوم چې د PCI Express TLPs او ساده Avalon-ST ترمنځ اړین ژباړه ترسره کوي او آن چپ حافظې ته لیکي او لوستل کوي. د SR-IOV APPS برخې لپاره، د حافظې لوستل TLP به د ډیټا سره بشپړتیا رامینځته کړي.
    • د SR-IOV ډیزاین لپاره exampد دوه PFs او 32 VFs سره په هر PF کې ، د حافظې 66 ځایونه شتون لري چې ډیزاین یېampد لاسرسي وړ دی. دوه PFs کولی شي دوه حافظې ځایونو ته لاسرسی ومومي ، پداسې حال کې چې 64 VFs (2 x 32) کولی شي د 64 حافظې ځایونو ته لاسرسی ومومي.
  • د ری سیٹ ریلیز IP.
    د سمولیشن ټیسټ بینچ د SR-IOV ډیزاین پخوانیample او د روټ پورټ BFM د هدف پای ټکی سره انٹرفیس کولو لپاره.

انځور 5. د پلیټ فارم ډیزاینر SR-IOV 1×16 ډیزاین Exampد سمولو ټیسټ بینچ

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 1

انځور 6. د پلیټ فارم ډیزاینر SR-IOV 2×8 ډیزاین Exampد سمولو ټیسټ بینچ

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 2

د ازموینې برنامه د 2 PFs او 32 VFs په هر PF کې آن چپ حافظه کې د ورته ځای څخه ډیټا لیکي او بیرته لوستل کوي. دا د تمه شوي سره لوستل شوي معلومات پرتله کوي
پایله د ازموینې راپور ورکوي، "سیمولیشن د بریالي بشپړیدو له امله ودرول شو" که کومه تېروتنه رامنځته نشي.
د SR-IOV ډیزاین example د لاندې تشکیلاتو ملاتړ کوي:

  • Gen4 x16 پای ټکی
  • Gen3 x16 پای ټکی
  • Gen4 x8x8 پای ټکی
  • Gen3 x8x8 پای ټکی

انځور 7. د پلیټ فارم ډیزاینر سیسټم مینځپانګې د PCI ایکسپریس 1 × 16 ډیزاین Ex لپاره SR-IOV سره د P-Tile Avalon-ST لپارهample

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 3

انځور 8. د پلیټ فارم ډیزاینر سیسټم مینځپانګې د PCI ایکسپریس 2 × 8 ډیزاین Ex لپاره SR-IOV سره د P-Tile Avalon-ST لپارهample

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 4

د چټک پیل لارښود

د Intel Quartus Prime سافټویر په کارولو سره، تاسو کولی شئ د پروګرام شوي I/O (PIO) ډیزاین تولید کړئampد Intel FPGA P-Tile Avalon-ST هارډ IP لپاره د PCI Express* IP کور لپاره. تولید شوی ډیزاین example هغه پیرامیټونه منعکس کوي چې تاسو یې مشخص کوئ. د PIO پخوانیampلی ډیټا د کوربه پروسیسر څخه هدف وسیلې ته لیږدوي. دا د ټیټ بینډ ویت غوښتنلیکونو لپاره مناسب دی. دا ډیزاین example په اتوماتيک ډول جوړوي fileد Intel Quartus Prime سافټویر کې سمولو او تالیف کولو لپاره اړین دی. تاسو کولی شئ خپل د FPGA پراختیایی بورډ ته تالیف شوی ډیزاین ډاونلوډ کړئ. دودیز هارډویر ته ډاونلوډ کولو لپاره ، د Intel Quartus Prime Settings تازه کړئ File (.qsf) د سمې پن دندې سره. انځور 9. د ډیزاین لپاره د پراختیا مرحلې Example

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 9

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
ISO 9001:2015 ثبت شوی
2.1. د لارښود جوړښت
شکل 10. د تولید شوي ډیزاین مثال لپاره د لارښود جوړښتample

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 10

2.2. د ډیزاین تولید کول Example
شکل 11. طرزالعمل

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 11

  1. د Intel Quartus Prime Pro Edition سافټویر کې، یوه نوې پروژه جوړه کړئ (File ➤ نوې پروژې وزرډ).
  2. لارښود، نوم، او د لوړې کچې ادارې مشخص کړئ.
  3. د پروژې ډول لپاره، ډیفالټ ارزښت ومنئ، خالي پروژه. بل کلیک وکړئ.
  4. د اضافه کولو لپاره Fileپه بل کلیک وکړئ.
  5. د کورنۍ لاندې د کورنۍ، وسیلې او بورډ ترتیباتو لپاره، Intel Agilex یا Intel Stratix 10 غوره کړئ.
  6. که تاسو په وروستي مرحله کې Intel Stratix 10 غوره کړی، د وسیلې پل-ډاون مینو کې Stratix 10 DX غوره کړئ.
  7. د خپل ډیزاین لپاره د هدف وسیله غوره کړئ.
  8. په پای کې کلیک وکړئ.
  9. په IP کتلاګ کې د PCI ایکسپریس لپاره د Intel P-Tile Avalon-ST هارډ IP ومومئ او اضافه کړئ.
  10. د نوي IP مختلف ډیالوګ بکس کې، د خپل IP لپاره نوم مشخص کړئ. جوړ کړئ کلیک وکړئ.
  11. د لوړې کچې ترتیباتو او PCIe * ترتیباتو ټبونو کې، د خپل IP تغیر لپاره پیرامیټونه مشخص کړئ. که تاسو د SR-IOV ډیزاین کاروئ exampد SR-IOV فعالولو لپاره لاندې ګامونه ترسره کړئ:
    a. د PCIe * وسیلې ټب کې د PCIe * PCI Express / PCI وړتیا ټب لاندې ، بکس چیک کړئ څو فزیکي افعال فعال کړئ.
    ب. د PCIe* Multifunction او SR-IOV سیسټم ترتیبات ټب کې، د SR-IOV ملاتړ فعال کړئ بکس چیک کړئ او د PFs او VFs شمیر مشخص کړئ. د x8 تشکیلاتو لپاره، بکسونه چیک کړئ ډیری فزیکي فعالیتونه فعال کړئ او د PCIe0 او PCIe1 ټبونو لپاره د SR-IOV ملاتړ فعال کړئ.
    ج. د PCIe * MSI-X ټب کې د PCIe * PCI Express / PCI وړتیا ټب لاندې، د اړتیا سره سم د MSI-X فیچر فعال کړئ.
    d. د PCIe * د اساس پته راجستر ټب کې، د PF او VF دواړو لپاره BAR0 فعال کړئ.
    e. د دې ډیزاین مثال لپاره نور پیرامیټر تنظیمات نه ملاتړ کیږيample.
  12. په Exampد ډیزاین ټب کې، لاندې انتخابونه وکړئ:
    a. د Exampد ډیزاین Files، د سمولیشن او ترکیب اختیارونه فعال کړئ.
    که تاسو دا سمول یا ترکیب ته اړتیا نلرئ files، د اړونده اختیارونو بندول د پام وړ سابقه کمويampد ډیزاین نسل وخت.
    ب. د تولید شوي HDL فارمیټ لپاره، یوازې ویریلوګ په اوسني ریلیز کې شتون لري.
    ج. د هدف پرمختیا کټ لپاره، یا د Intel Stratix 10 DX P-Tile ES1 FPGA پرمختیا کټ، د Intel Stratix 10 DX P-Tile Production FPGA پرمختیا کټ یا د Intel Agilex F-Series P-Tile ES0 FPGA پرمختیا کټ غوره کړئ.
    13. د تولید Exampد ډیزاین جوړولو لپاره ډیزاین example چې تاسو کولی شئ سمولیټ او هارډویر ته ډاونلوډ کړئ. که تاسو د P-Tile پراختیایی بورډونو څخه یو وټاکئ، په دې بورډ کې وسیله هغه وسیله بیا لیکي چې مخکې د Intel Quartus Prime پروژه کې غوره شوي که وسایل مختلف وي. کله چې پرامپټ له تاسو څخه د خپل پخواني لپاره لارښود مشخص کولو غوښتنه کويampلی ډیزاین، تاسو کولی شئ ډیفالټ لارښود ومنئ، ./intel_pcie_ptile_ast_0_example_design، یا بل لارښود غوره کړئ.
    انځور 12. Exampد ډیزاین ټب
    intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 12
  13. په پای کې کلیک وکړئ. تاسو کولی شئ خپل .ip خوندي کړئ file کله چې اشاره وشي، مګر دا اړینه نده چې د پخواني کارولو وړ ويampد ډیزاین.
  14. پخوانی خلاص کړئampد ډیزاین پروژه.
  15. پخوانی تالیف کړئampد .sof د تولید لپاره د ډیزاین پروژه file د بشپړ پخواني لپارهampد ډیزاین. دا file هغه څه دي چې تاسو د هارډویر تصدیق کولو لپاره بورډ ته ډاونلوډ کوئ.
  16. خپل پخوانی وتړئampد ډیزاین پروژه.
    په یاد ولرئ چې تاسو نشئ کولی د Intel Quartus Prime پروژه کې د PCIe پن تخصیص بدل کړئ. په هرصورت، د PCB روټینګ اسانه کولو لپاره، تاسو کولی شئ مشوره واخلئtagد دې IP لخوا ملاتړ شوي د لین بیرته راګرځولو او قطبي انعطاف ځانګړتیاو څخه.

2.3. د ډیزاین سمول کول Example
د سمولیشن ترتیب د PCIe (DUT) لپاره د P-tile Avalon Streaming IP تمرین کولو لپاره د روټ پورټ بس فنکشنل ماډل (BFM) کارول شامل دي لکه څنګه چې لاندې ښودل شوي.
څېره
انځور 13. د PIO ډیزاین Exampد سمولو ټیسټ بینچ

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 13

د ټیسټ بینچ او په دې کې د ماډلونو په اړه د نورو جزیاتو لپاره ، په 15 مخ کې ټیسټ بینچ ته مراجعه وکړئ.
لاندې جریان ډیاګرام د ډیزاین مثال کولو لپاره مرحلې ښیېampLe:
انځور 14. کړنلاره

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 14

  1.  د ټیسټ بینچ سمولیشن لارښود ته بدلون ورکړئ ، / pcie_ed_tb/pcie_ed_tb/sim/ /سمیلیټر
  2. د خپلې خوښې سمیلیټر لپاره د سمولو سکریپټ چل کړئ. لاندې جدول ته مراجعه وکړئ.
  3. پایلې تحلیل کړئ.

یادونه: P-Tile د موازي PIPE سمولونو ملاتړ نه کوي.
جدول 1. د سمولیشن چلولو لپاره ګامونه

سیمالټ کاري لارښود لارښوونې
ماډل سیم * SE، سیمنز * EDA QuestaSim * - Intel FPGA نسخه <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ 1. vsim غوښتنه وکړئ (د vsim په ټایپ کولو سره، کوم چې د کنسول کړکۍ راوړي چیرې چې تاسو کولی شئ لاندې کمانډونه پرمخ بوځي).
2. msim_setup.tcl وکړئ
یادونه: په بدیل سره، د 1 او 2 ګامونو کولو پرځای، تاسو کولی شئ ټایپ کړئ: vsim -c -do msim_setup.tcl.
3. ld_debug
4. ټول چلول
5. یو بریالی سمول د لاندې پیغام سره پای ته رسیږي، "سیمولیشن د بریالي بشپړیدو له امله ودرول شو!"
VCS* <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs 1. ټایپ کړئ sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
ادامه…
سیمالټ کاري لارښود لارښوونې
    یادونه: پورته کمانډ یو واحد لیک کمانډ دی.
2. یو بریالی سمول د لاندې پیغام سره پای ته رسیږي، "سیمولیشن د بریالي بشپړیدو له امله ودرول شو!"
یادونه: په متقابل حالت کې سمولیشن چلولو لپاره، لاندې مرحلې وکاروئ: (که تاسو دمخه په غیر متقابل حالت کې د اجرا وړ simv رامینځته کړی وي ، simv او simv.diadir حذف کړئ)
1. vcs_setup.sh خلاص کړئ file او د VCS کمانډ ته د ډیبګ اختیار اضافه کړئ: vcs -debug_access+r
2. د ډیزاین نمونه ترتیب کړئample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1
3. په متقابل حالت کې سمول پیل کړئ:
simv-gui &

دا ټیسټ بینچ د Gen4 x16 ډول پورې سمولیټ کوي.
سمولیشن راپور ورکوي، "سیمولیشن د بریالي بشپړیدو له امله ودرول شو" که کومه تېروتنه رامنځته نشي.
2.3.1. ټیسټ بینچ
ټیسټ بینچ د ټیسټ ډرایور ماډل کاروي، altpcietb_bfm_rp_gen4_x16.sv، د ترتیب او حافظې لیږد پیل کولو لپاره. په پیل کې، د ټیسټ ډرایور ماډل د روټ پورټ او د پای ټکي ترتیب کولو ځای راجسترونو څخه معلومات ښکاره کوي، نو تاسو کولی شئ د پیرامیټرو مدیر په کارولو سره مشخص شوي پیرامیټونو سره اړیکه ونیسئ.
د پخوانيample ډیزاین او ټیسټ بینچ په متحرک ډول د هغه ترتیب پراساس رامینځته شوي چې تاسو د PCIe لپاره د P-Tile IP لپاره غوره کوئ. ټیسټ بینچ هغه پیرامیټونه کاروي چې تاسو یې په Intel Quartus Prime کې د پیرامیټر مدیر کې مشخص کوئ. دا ټیسټ بینچ د سیریل PCI ایکسپریس انٹرفیس په کارولو سره تر 16 × XNUMX PCI ایکسپریس لینک سمولیټ کوي. د ټیسټ بینچ ډیزاین اجازه ورکوي چې په یو وخت کې له یو څخه ډیر PCI ایکسپریس لینک سمولټ شي. لاندې شمیره لوړه کچه وړاندې کوي view د PIO ډیزاین example.
انځور 15. د PIO ډیزاین Exampد سمولو ټیسټ بینچ

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 15

د ټیسټ بینچ لوړ پوړ لاندې اصلي ماډلونه رامینځته کوي:

  • altpcietb_bfm_rp_gen4x16.sv — دا د روټ پورټ PCIe BFM دی.
    // د لارښود لاره
    /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
    pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /سیم
  • pcie_ed_dut.ip: دا د پای ټکی ډیزاین دی چې د پیرامیټونو سره چې تاسو یې مشخص کوئ.
    // د لارښود لاره
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_pio0.ip: دا ماډل د PIO ډیزاین پخوانۍ لپاره د معاملو هدف او پیل کونکی دیample.
    // د لارښود لاره
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_sriov0.ip: دا ماډل د SR-IOV ډیزاین لپاره هدف او د معاملو پیل کونکی دیample.
    // د لارښود لاره
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

انځور 16. SR-IOV ډیزاین Exampد سمولو ټیسټ بینچ

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 16

سربیره پردې ، ټیسټ بینچ معمولونه لري چې لاندې دندې ترسره کوي:

  • په اړین فریکونسۍ کې د پای ټکي لپاره د حوالې ساعت تولیدوي.
  • په پیل کې د PCI ایکسپریس ریسیټ چمتو کوي.

د روټ پورټ BFM په اړه د نورو توضیحاتو لپاره ، د PCI ایکسپریس کارونکي لارښود لپاره د Intel FPGA P-Tile Avalon سټیمینګ IP ټیسټ بینچ څپرکي ته مراجعه وکړئ.
اړوند معلومات
د PCI ایکسپریس کارونکي لارښود لپاره د Intel FPGA P-Tile Avalon سټیمینګ IP
2.3.1.1. د ټیسټ ډرایور ماډل
د ټیسټ ډرایور ماډل، intel_pcie_ptile_tbed_hwtcl.v، د لوړې کچې BFM، altpcietb_bfm_top_rp.v.
د لوړې کچې BFM لاندې دندې بشپړوي:

  1. چلوونکی او نظارت ګړندی کوي.
  2. د روټ پورټ BFM انسټیټیوټ کوي.
  3. د سیریل انٹرفیس انسټاګرام کوي.

د ترتیب کولو ماډل، altpcietb_g3bfm_configure.v، لاندې دندې ترسره کوي:

  1. BARs ترتیب او ګماري.
  2. د روټ پورټ او پای ټکی تنظیموي.
  3. د جامع ترتیب کولو ځای، BAR، MSI، MSI-X، او AER ترتیبات ښکاره کوي.

2.3.1.2. د PIO ډیزاین Example Testbench

لاندې انځور د PIO ډیزاین ښیيampد سمولو ډیزاین درجه بندي. د PIO ډیزاین لپاره ازموینې example د apps_type_hwtcl پیرامیټر سره ټاکل شوي چې ټاکل شوي
3. د دې پیرامیټر ارزښت لاندې ازموینې په ebfm_cfg_rp_ep_rootport، find_mem_bar او downstream_loop کې تعریف شوي.
شکل 17. د PIO ډیزاین Exampد سمولو ډیزاین درجه بندي

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 17

ټیسټ بینچ د لینک روزنې سره پیل کیږي او بیا د شمیرنې لپاره د IP ترتیب کولو ځای ته لاسرسی لري. یوه دنده چې د downstream_loop په نوم یادیږي (په روټ پورټ کې تعریف شوی
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) بیا د PCIe لینک ازموینه ترسره کوي. دا ازموینه د لاندې مرحلو څخه جوړه ده:

  1. د حافظې لیکلو کمانډ صادر کړئ ترڅو د پای ټکي شاته په چپ حافظه کې د ډیټا یوه واحد کلمه ولیکئ.
  2. د آن چپ حافظې څخه د معلوماتو بیرته لوستلو لپاره د حافظې لوستلو کمانډ صادر کړئ.
  3. د لوستلو ډاټا د لیکلو ډاټا سره پرتله کړئ. که دوی سره سمون ولري، ازموینه دا د پاس په توګه حساب کوي.
  4. د 1 تکرارونو لپاره 2، 3 او 10 مرحلې تکرار کړئ.

لومړنۍ حافظه لیکل د 219 په شاوخوا کې ترسره کیږي. دا د PCIe لپاره د P-tile هارډ IP په Avalon-ST RX انٹرفیس کې لوستل شوي حافظې تعقیبوي. د بشپړولو TLP د Avalon-ST TX انٹرفیس کې د حافظې لوستلو غوښتنې لږ وروسته څرګندیږي.
2.3.1.3. SR-IOV ډیزاین Example Testbench
لاندې انځور د SR-IOV ډیزاین ښیيampد سمولو ډیزاین درجه بندي. د SR-IOV ډیزاین لپاره ازموینېample د sriov_test په نوم د دندې لخوا ترسره کیږي،
کوم چې په altpcietb_bfm_cfbp.sv کې تعریف شوی.
انځور 18. SR-IOV ډیزاین Exampد سمولو ډیزاین درجه بندي

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 18

د SR-IOV ټیسټ بینچ په هر PF کې تر دوه فزیکي فعالیت (PFs) او 32 مجازی افعال (VFs) ملاتړ کوي.
ټیسټ بینچ د لینک روزنې سره پیل کیږي او بیا د شمیرنې لپاره د IP ترتیب کولو ځای ته لاسرسی لري. له هغې وروسته، دا لاندې ګامونه ترسره کوي:

  1. PF ته د حافظې لیکلو غوښتنه واستوئ وروسته د حافظې لوستلو غوښتنه د پرتله کولو لپاره ورته ډیټا بیرته لوستلو لپاره. که د لوستلو ډاټا د لیکلو ډاټا سره سمون ولري، دا دی
    یو پاس دا ازموینه د my_test په نوم د دندې لخوا ترسره کیږي (په altpcietb_bfm_cfbp.v کې تعریف شوی). دا ازموینه د هر PF لپاره دوه ځله تکرار کیږي.
  2. VF ته د حافظې لیکلو غوښتنه واستوئ وروسته د حافظې لوستلو غوښتنه د پرتله کولو لپاره ورته ډیټا بیرته لوستلو لپاره. که د لوستلو ډاټا د لیکلو ډاټا سره سمون ولري، دا دی
    یو پاس دا ازموینه د cfbp_target_test په نوم د دندې لخوا ترسره کیږي (په altpcietb_bfm_cfbp.v کې تعریف شوی). دا ازموینه د هر VF لپاره تکرار کیږي.

لومړنۍ حافظه لیکل د 263 په شاوخوا کې ترسره کیږي. دا د PCIe لپاره د P-tile هارډ IP د PF0 Avalon-ST RX انٹرفیس کې لوستل شوي حافظې تعقیبوي. د بشپړولو TLP د Avalon-ST TX انٹرفیس کې د حافظې لوستلو غوښتنې لږ وروسته څرګندیږي.
2.4. د ډیزاین تالیف کول Example

  1. ته لاړشئ /intel_pcie_ptile_ast_0_example_design/ او pcie_ed.qpf خلاص کړئ.
  2. که تاسو د لاندې دوو پرمختیایی کټونو څخه یو غوره کړئ، د VID پورې اړوند ترتیبات په .qsf کې شامل دي. file د تولید شوي ډیزاین example، او تاسو اړتیا نلرئ چې دوی په لاسي ډول اضافه کړئ. په یاد ولرئ چې دا تنظیمات د بورډ ځانګړي دي.
    • Intel Stratix 10 DX P-Tile ES1 FPGA پرمختیا کټ
    • Intel Stratix 10 DX P-Tile Production FPGA پرمختیا کټ
    • Intel Agilex F-Series P-Tile ES0 FPGA پراختیایی کټ
  3. د پروسس کولو مینو کې، د تالیف پیل کول غوره کړئ.

2.5. د لینکس کرنل ډرایور نصب کول

مخکې له دې چې تاسو کولی شئ ډیزاین ازموینه وکړئampپه هارډویر کې، تاسو باید د لینکس کرنل نصب کړئ
چلوونکی تاسو کولی شئ دا ډرایور د لاندې ازموینو ترسره کولو لپاره وکاروئ:
• د PCIe لینک ازموینه چې 100 لیکونه او لوستل ترسره کوي
• د حافظې ځای DWORD
لوستل او لیکي
• د ترتیب ځای DWORD لوستل او لیکي
(1)
سربیره پردې ، تاسو کولی شئ د لاندې پیرامیټونو ارزښت بدلولو لپاره ډرایور وکاروئ:
• د بار کارول کیږي
• ټاکل شوې وسیله (د بس، وسیله او فعالیت (BDF) شمیرو په ټاکلو سره
وسیله)
د کرنل ډرایور نصبولو لپاره لاندې مرحلې بشپړ کړئ:

  1. د پخواني لاندې ./software/kernel/linux ته لاړ شئampد ډیزاین نسل لارښود.
  2. د نصبولو، بارولو او پورته کولو اجازه بدل کړئ files:
    $ chmod 777 install load unload
  3. ډرایور نصب کړئ:
    $ sudo ./install
  4. د ډرایور نصب کول تایید کړئ:
    $lsmod | grep intel_fpga_pcie_drv
    متوقع پایله:
    intel_fpga_pcie_drv 17792 0
  5. تایید کړئ چې لینکس د PCIe ډیزاین پیژنيampLe:
    $lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
    یادونه: که تاسو د پلورونکي ID بدل کړی وي ، نو د انټیل لپاره نوی پلورونکي ID بدل کړئ
    په دې کمانډ کې د پلورونکي ID.
    متوقع پایله:
    د کرنل ډرایور په کارولو کې: intel_fpga_pcie_drv

2.6. د ډیزاین چلول Example
دلته د ازموینې عملیات دي چې تاسو کولی شئ په P-Tile Avalon-ST PCIe ډیزاین کې ترسره کړئamples:

  1. د دې کارونکي لارښود په اوږدو کې، د اصطلاح کلمه، DWORD او QWORD ورته معنی لري چې دوی د PCI ایکسپریس بیس ځانګړتیا کې لري. یوه کلمه 16 بټونه دي، DWORD 32 بټونه دي، او QWORD 64 بټونه دي.

جدول 2. د ازموینې عملیات چې د P-Tile Avalon-ST PCIe ډیزاین لخوا ملاتړ کیږيamples

 عملیات  د اړتیا وړ BAR د P-Tile Avalon-ST PCIe ډیزاین Ex لخوا ملاتړ شویample
0: د لینک ټیسټ - 100 لیکي او لوستل 0 هو
۱: د حافظې ځای ولیکئ 0 هو
۲: د حافظې ځای لوستل 0 هو
3: د ترتیب ځای ولیکئ N/A هو
4: د ترتیب ځای لوستل N/A هو
5: بار بدل کړئ N/A هو
۶: وسیله بدلول N/A هو
7: SR-IOV فعال کړئ N/A هو (*)
8: د اوسني وسیلې پورې اړوند د هر فعال مجازی فعالیت لپاره د لینک ټیسټ ترسره کړئ  N/A  هو (*)
9: DMA ترسره کړئ N/A نه
۱۰: پروګرام پریږده N/A هو

یادونه: (*) دا ازموینې عملیات یوازې هغه وخت شتون لري کله چې د SR-IOV ډیزاین exampانتخاب شوی دی.
2.6.1. د PIO ډیزاین چلول Example

  1. ./software/user/ex ته لاړ شئampد ډیزاین لاندې exampد لارښود.
  2. ډیزاین تالیف کړئ exampد غوښتنلیک:
    $ جوړوي
  3. ازموینه ترسره کړئ:
    $ sudo ./intel_fpga_pcie_link_test
    تاسو کولی شئ په لارښود یا اتومات حالت کې د Intel FPGA IP PCIe لینک ټیسټ چل کړئ. انتخاب کړه له:
    • په اتوماتیک حالت کې، غوښتنلیک په اتوماتيک ډول وسیله غوره کوي. ازموینه د Intel PCIe وسیله د پلورونکي ID سره په مطابقت سره د ټیټ BDF سره غوره کوي.
    ازموینه هم ترټولو ټیټ موجود BAR غوره کوي.
    • په لاسي حالت کې، ازموینه له تاسو څخه د بس، وسیلې، او فعالیت شمیره او BAR لپاره پوښتنې کوي.
    د Intel Stratix 10 DX یا Intel Agilex پرمختیا کټ لپاره، تاسو کولی شئ مشخص کړئ
    د لاندې کمانډ په ټایپ کولو سره BDF:
    $lspci -d 1172:
    4. دلته s ديampد اتوماتیک او لاسي حالتونو لپاره لیکونه:
    اتوماتیک حالت:

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 19intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 20

لاسي حالت:

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 21

اړوند معلومات
د PCIe لینک انسپکټر اوورview
د PCIe لینک انسپکټر څخه کار واخلئ ترڅو د فزیکي، ډیټا لینک او لیږد پرتونو کې د لینک څارنه وکړئ.
2.6.2. د SR-IOV ډیزاین چلول Example

دلته د SR-IOV ډیزاین ازموینې لپاره ګامونه ديampپه هارډویر کې:

  1. د Sudo په چلولو سره د Intel FPGA IP PCIe لینک ازموینه پرمخ وړئ.
    intel_fpga_pcie_link_test کمانډ او بیا 1 اختیار غوره کړئ:
    په لاسي ډول یو وسیله غوره کړئ.
  2. د فزیکي فعالیت BDF دننه کړئ د کوم لپاره چې مجازی افعال تخصیص شوي.
  3. د ازموینې مینو ته د تګ لپاره بار "0" دننه کړئ.
  4. د اوسني وسیلې لپاره SR-IOV فعالولو لپاره 7 اختیار دننه کړئ.
  5. د اوسني وسیلې لپاره د فعالولو لپاره د مجازی فعالیتونو شمیر دننه کړئ.
    intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 22
  6. د فزیکي فعالیت لپاره تخصیص شوي هر فعال مجازی فنکشن لپاره د لینک ازموینې ترسره کولو لپاره 8 اختیار دننه کړئ. د لینک ټیسټ غوښتنلیک به 100 حافظې لیکي هر یو د ډیټا یوې واحدې کلمې سره او بیا د چیک کولو لپاره ډاټا بیرته لوستل. غوښتنلیک به د مجازی افعالونو شمیر چاپ کړي چې د ازموینې په پای کې د لینک ازموینه کې پاتې راغلی.
    intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 237. په نوي ټرمینل کې، lspci –d 1172 چل کړئ: | grep -c "Altera" کمانډ د PFs او VFs شمیرې تصدیق کولو لپاره. تمه کیده پایله د فزیکي فعالیتونو شمیر او د مجازی فعالیتونو شمیره ده.

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - 24

د PCI ایکسپریس ډیزاین لپاره د P-tile Avalon Streaming IP

Exampد کارن لارښود آرشیف

د Intel Quartus Prime نسخه د کارن لارښود
21.2 P-tile Avalon Streaming IP for PCI Express Design Exampد کارونکي لارښود
20.3 P-tile Avalon Streaming IP for PCI Express Design Exampد کارونکي لارښود
20.2 P-tile Avalon Streaming IP for PCI Express Design Exampد کارونکي لارښود
20.1 P-tile Avalon Streaming IP for PCI Express Design Exampد کارونکي لارښود
19.4 P-tile Avalon Streaming IP for PCI Express Design Exampد کارونکي لارښود
19.1.1 P-tile Avalon Streaming IP for PCI Express Design Exampد کارونکي لارښود

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
ISO
9001:2015
ثبت شوی

د Intel P-Tile Avalon لپاره د اسنادو بیاکتنې تاریخ

د PCIe ډیزاین لپاره د هارډ IP سټریمینګ Exampد کارونکي لارښود

د سند نسخه د Intel Quartus Prime نسخه IP نسخه بدلونونه
2021.10.04 21.3 6.0.0 د SR-IOV ډیزاین لپاره ملاتړ شوي تشکیلات بدل کړلampله Gen3 x16 EP او Gen4 x16 EP څخه Gen3 x8 EP او Gen4 x8 EP ته د واحد روټ I/O مجازی کولو (SR-IOV) ډیزاین Ex.ample برخه.
د ډیزاین Ex تولید لپاره د Intel Stratix 10 DX P-tile تولید FPGA پراختیایی کټ لپاره ملاتړ اضافه شویample برخه.
2021.07.01 21.2 5.0.0 د PIO او SR-IOV ډیزاین لپاره د سمولیشن څپې لرې کړلampله برخې څخه د ډیزاین سمولټ Example.
په برخه کې د BDF ښودلو لپاره قومانده تازه کړه
د PIO ډیزاین چلول Example.
2020.10.05 20.3 3.1.0 د Avalon Streaming ډیزاین څخه وروسته د راجستر برخه لرې کړهamples هیڅ کنټرول راجستر نلري.
2020.07.10 20.2 3.0.0 د نمونې څپې اضافه شوي ، د ازموینې قضیې توضیحات او د ډیزاین مثال لپاره د ازموینې پایلې توضیحاتamples.
د ماډل سیم سمیلیټر لپاره د سمولیټینګ ډیزاین Example برخه.
2020.05.07 20.1 2.0.0 د سند سرلیک د PCI ایکسپریس ډیزاین Ex لپاره Intel FPGA P-Tile Avalon streaming IP ته تازه کړیampد نوي قانوني نومونې لارښوونې پوره کولو لپاره د کارونکي لارښود.
د VCS متقابل حالت سمولو کمانډ تازه کړی.
2019.12.16 19.4 1.1.0 اضافه شوی SR-IOV ډیزاین exampد وضاحت.
2019.11.13 19.3 1.0.0 د ملاتړ شوي تشکیلاتو لیست ته د Gen4 x8 پای ټکی او Gen3 x8 پای ټکی اضافه شوی.
2019.05.03 19.1.1 1.0.0 ابتدايي خوشې کول.

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
ISO
9001:2015
ثبت شوی

د انټل لوگوSYMBOL آنلاین نسخه
intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example - icon فیډبیک واستوئ
ID: 683038
UG-20234
نسخه: 2021.10.04

اسناد / سرچینې

intel FPGA P-Tile Avalon Streaming IP د PCI ایکسپریس ډیزاین Example [pdf] د کارونکي لارښود
FPGA P-Tile، Avalon Streaming IP for PCI Express Design Example، FPGA P-Tile Avalon Streaming IP for PCI Express Design Example، FPGA P-Tile Avalon Streaming IP

حوالې

اړونده پوسټونه

یو نظر پریږدئ

ستاسو بریښنالیک پته به خپره نشي. اړین ساحې په نښه شوي *