intel OCT FPGA IP

د OCT Intel FPGA IP تاسو ته اجازه درکوي په متحرک ډول د بهرني مقاومت په حواله I/O اندازه کړئ. د OCT IP د سیګنال بشپړتیا ته وده ورکوي، د بورډ ځای کموي، او د بهرنیو وسیلو لکه د حافظې انٹرفیس سره د اړیکو لپاره اړین دی. د OCT IP د Intel Stratix® 10، Intel Arria® 10، او Intel Cyclone® 10 GX وسیلو لپاره شتون لري. که تاسو د Stratix V، Arria V، او Cyclone V وسیلو څخه ډیزاینونه مهاجرت کوئ، تاسو اړتیا لرئ چې IP ته مهاجرت وکړئ. د لا زیاتو معلوماتو لپاره، اړونده معلوماتو ته مراجعه وکړئ.

اړوند معلومات

• ستاسو د ALTOCT IP لیږدول OCT Intel FPGA IP ته په 13 پاڼه کې
  • ستاسو د ALTOCT IP کور OCT IP کور ته د مهاجرت لپاره ګامونه چمتو کوي.
• متحرک کیلیبریټ شوی آن چپ ټرمینیشن (ALTOCT) IP کور کارونکي لارښود
  • د ALTOCT IP کور په اړه معلومات وړاندې کوي.
• د Intel FPGA IP کور پیژندنه
  • د ټولو Intel FPGA IP کورونو په اړه عمومي معلومات وړاندې کوي، پشمول د پیرامیټریز کولو، تولید، لوړولو، او د IP کورونو سمبالول.
• د نسخې - خپلواک IP او پلیټ فارم ډیزاینر سمولیشن سکریپټونو رامینځته کول
  • د سمولو سکریپټ جوړ کړئ چې د سافټویر یا IP نسخې اپ گریڈونو لپاره لاسي تازه معلوماتو ته اړتیا نلري.
• د پروژې مدیریت غوره کړنې
  • ستاسو د پروژې او IP د موثر مدیریت او پورټ وړتیا لپاره لارښوونې files.
• د OCT Intel FPGA IP کارن لارښود آرشیف په 13 پاڼه کې
  • د OCTIntel FPGA IP پخوانیو نسخو لپاره د کاروونکو لارښودونو لیست چمتو کوي.

د OCT Intel FPGA IP ځانګړتیاوې

OCT IP د لاندې ځانګړتیاو ملاتړ کوي

• تر 12 پورې آن چپ ټرمینیشن (OCT) بلاکونو لپاره ملاتړ
• په ټولو I/O پنونو کې د کیلیبریټ شوي آن چپ لړۍ پای ته رسیدو (RS) او کیلیبریټ شوي آن چپ موازي پای ته رسیدو (RT) لپاره ملاتړ
• د 25 Ω او 50 Ω حساب شوي ختم شوي ارزښتونه
• د پاور اپ او کارونکي حالتونو کې د OCT کیلیبریشن لپاره ملاتړ

OCT Intel FPGA IP پای ته ورسیدview

د OCT IP د لوړې کچې ډیاګرام

دا ارقام د OCT IP د لوړې کچې ډیاګرام ښیې.

د OCT IP اجزا

اجزا	تفصیل
RZQ پن	دوه اړخیزه پن. کله چې د OCT سره کارول کیږي، پن د اړتیا وړ خنډ پلي کولو لپاره د کیلیبریشن کوډونو محاسبه کولو لپاره د بهرني حوالې مقاومت سره وصل کیږي.
د OCT بلاک	د I/O بفر بلاکونو ته د کیلیبریشن کوډ ټکي تولیدوي او لیږي.
د OCT منطق	د کیلیبریشن کوډ ټکي په ترتیب سره د OCT بلاک څخه ترلاسه کوي او د کیلیبریشن کوډ ټکي په موازي ډول بفرونو ته لیږي.

RZQ پن

هر OCT بلاک یو RZQ پن لري.

• RZQ پنونه دوه اړخیزه پنونه دي. که چیرې پنونه د OCT بلاک سره وصل نه وي، تاسو کولی شئ پنونه د منظم I/O پنونو په توګه وکاروئ.
• حساب شوي پنونه باید ورته VCCIO حجم ولريtagد OCT بلاک او RZQ پن په توګه. د ورته OCT بلاک سره وصل شوي کیلیبریټ شوي پنونه باید ورته لړۍ او موازي پای ته رسیدو ارزښتونه ولري.
• تاسو کولی شئ د OCT بلاک ځای پرځای کولو لپاره د RZQ پنونو کې د موقعیت محدودیتونه پلي کړئ ځکه چې RZQ پن یوازې د دې اړوند OCT بلاک سره وصل کیدی شي.

د OCT بلاک

د OCT بلاک یوه برخه ده چې د I/Os ختمولو لپاره د کیلیبریشن کوډونه رامینځته کوي. د کیلیبریشن په جریان کې، OCT د رزقین بندر له لارې په بهرني مقاومت کې لیدل شوي خنډ سره سمون لري. بیا، د OCT بلاک دوه 16-bit کیلیبریشن کوډ کلمې رامینځته کوي - یوه کلمه د لړۍ پای ته رسیدو او بله کلمه موازي پای ته رسیدو سره حساب کوي. یو وقف شوی بس د OCT منطق ته په ترتیب سره ټکي لیږي.

د OCT منطق

د OCT بلاک د کیلیبریشن کوډ ټکي په ترتیب سره د OCT منطق ته د ser_data بندرونو له لارې لیږي. د انسر سیګنال، کله چې پیل شي، مشخص کوي چې له کوم OCT بلاک څخه د کیلیبریشن کوډ ټکي لوستل کیږي. د کیلیبریشن کوډ ټکي بیا په سیریل کې بفر شوي - د موازي بدلون منطق ته. له هغې وروسته، د s2pload سیګنال په اوتومات ډول د I/O بفرونو سره موازي د کیلیبریشن کوډ ټکي لیږلو ټینګار کوي. د کیلیبریشن کوډ کلمې د I/O بلاک کې ټرانزیسټرونه فعال یا غیر فعالوي، کوم چې به د خنډ سره سمون لپاره لړۍ یا موازي مقاومت تقلید کړي.

د OCT منطق داخلي

د OCT Intel FPGA IP فعالیت توضیحات

د DDR حافظې مشخصاتو پوره کولو لپاره، Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسیلې د واحد پای شوي I/O معیارونو لپاره د آن چپ لړۍ پای ته رسیدو (RS OCT) او آن چپ موازي پای ته رسیدو (RT OCT) ملاتړ کوي. OCT په هر I/O بانک کې ملاتړ کیدی شي. VCCIO باید په ورکړل شوي بانک کې د ټولو I/Os لپاره مطابقت ولري. په Intel Stratix 10، Intel Arria 10، یا Intel Cyclone 10 GX وسیله کې، په هر I/O بانک کې یو OCT بلاک شتون لري. هر OCT بلاک د RZQ پن له لارې د بهرني 240 Ω حوالې ریزیسټور سره اتحادیې ته اړتیا لري.

RZQ پن د I/O بانک سره ورته VCCIO عرضه شریکوي چیرې چې پن موقعیت لري. د RZQ پن یو دوه ګونی فعالیت I/O پن دی چې تاسو کولی شئ د منظم I/O په توګه وکاروئ که تاسو د OCT کیلیبریشن نه کاروئ. کله چې تاسو د OCT کیلیبریشن لپاره RZQ پن وکاروئ، د RZQ پن د بهرني 240 Ω ریزسټر له لارې OCT بلاک له ځمکې سره وصلوي. لاندې ارقام ښیې چې څنګه OCTs په یو واحد I/O کالم کې (د ډیزی سلسله کې) سره وصل دي. یو OCT کولی شي د هر بانک پورې اړوند I/O اندازه کړي، په دې شرط چې بانک په ورته کالم کې وي او حجم پوره کړي.tage اړتیاوې. ځکه چې د کالمونو ترمنځ هیڅ اړیکه شتون نلري، OCT یوازې هغه وخت شریک کیدی شي که چیرې پنونه د OCT د ورته I/O کالم سره تړاو ولري.

د OCT بانک څخه تر بانک پورې اړیکې

په Intel Quartus® Prime Pin Planner کې I/O کالمونه

دا ارقام یو پخوانی دیample. ترتیب د مختلف Intel Stratix 10، Intel Arria 10، یا Intel Cyclone 10 GX وسیلو ترمنځ توپیر لري.

د پاور اپ موډ انٹرفیسونه

د پاور اپ موډ کې OCT IP دوه اصلي انٹرفیسونه لري

• یو ان پټ انٹرفیس د FPGA RZQ پیډ د OCT بلاک سره وصل کوي
• د دوه 16-bit کلمو محصول چې د I/O بفرونو سره وصل وي

د OCT انٹرفیس

د کارن حالت OCT

د کارونکي حالت OCT د بریښنا اپ OCT حالت په څیر کار کوي ، د کارونکي کنټرول وړتیا اضافه کولو سره.

د FSM سیګنالونه

دا ارقام په اصلي برخه کې یو محدود دولتي ماشین (FSM) ښیې چې د OCT بلاک کې وقف شوي کارونکي سیګنالونه کنټرولوي. FSM ډاډ ورکوي چې د OCT بلاک ستاسو د غوښتنې سره سم د کنټرول کوډ ټکي کیلیبریټ کوي یا لیږي.

فټر د کارونکي حالت OCT نه اټکل کوي. که تاسو غواړئ ستاسو د OCT بلاک د کاروونکي حالت OCT ځانګړتیا وکاروئ، تاسو باید د OCT IP تولید کړئ. په هرصورت، د هارډویر محدودیتونو له امله، تاسو کولی شئ یوازې په خپل ډیزاین کې د کاروونکي حالت OCT کې یو OCT IP وکاروئ.

یادونه: یو واحد OCT IP کولی شي تر 12 OCT بلاکونو کنټرول کړي.

FSM لاندې سیګنالونه وړاندې کوي

• ساعت
• بیا تنظیمول
• s2pload
• calibration_busy
• calibration_shift_busy
• calibration_request

یادونه: دا سیګنالونه یوازې د کارونکي حالت کې شتون لري نه د بریښنا اپ حالت کې.

اړوند معلومات

د OCT Intel FPGA IP سیګنالونه.
د FSM نښو په اړه نور معلومات چمتو کوي.

اصلي FSM

د FSM جریان

FSM ایالتونه

ریاست	تفصیل
IDLE	کله چې تاسو د calibration_request ویکتور تنظیم کړئ، FSM د IDLE حالت څخه CAL حالت ته حرکت کوي. د calibration_request ویکتور په خپل ارزښت کې د دوه ساعت دورې لپاره وساتئ. د دوه ساعته دورې وروسته، FSM د ویکتور کاپي لري. تاسو باید ویکتور بیا تنظیم کړئ ترڅو د کیلیبریشن پروسې بیا پیل کولو څخه مخنیوی وشي.
CAL	د دې حالت په جریان کې، FSM چک کوي چې د calibration_request ویکتور کې کوم بټونه تایید شوي او دوی ته خدمت کوي. اړونده OCT بلاکونه د کیلیبریشن پروسه پیلوي چې بشپړولو لپاره شاوخوا 2,000 ساعتونه وخت نیسي. د کیلیبریشن بشپړیدو وروسته ، د کیلیبریشن_بزی سیګنال خوشې کیږي.
د ماسک بټ چیک کړئ	FSM هر بټ په ویکتور کې ګوري که بټ ترتیب شوی وي یا نه.

ریاست	تفصیل
د ماسک بټ بدل کړئ	دا حالت په ساده ډول په ویکتور کې ټول بټونه لوپ کوي تر هغه چې دا 1 ته ورسیږي.
د لړۍ بدلون	دا ریاست په ترتیب سره د ختمولو کوډ د OCT بلاک څخه د ختمولو منطق ته لیږي. د لیږد بشپړولو لپاره 32 دورې وخت نیسي. د هر لیږد وروسته، FSM په ویکتور کې د پاتې پاتې بټونو لپاره ګوري او د هغې مطابق خدمت کوي.
د پاتې بټ تازه کول	پاتې راجستر هغه بټونه لري چې د OCT Intel FPGA IP کې د هر OCT بلاک سره مطابقت لري. دا ریاست د خدمت شوي غوښتنې له سره تنظیم کولو سره پاتې راجستر تازه کوي.
ترسره شوی	کله چې د calibration_shift_busy سیګنال بند شي، تاسو کولی شئ د s2pload په اتوماتيک ډول د نوي ختمولو کوډونو بفرونو ته لیږدولو لپاره ادعا وکړئ. د s2pload سیګنال لږترلږه د 25 ns لپاره ټینګار کوي. د هارډویر محدودیتونو له امله، تاسو نشئ کولی د بل کیلیبریشن غوښتنه وکړئ تر هغه چې ټول بټونه دننه شي calibration_shift_busy ویکتور ټیټ دی.

OCT Intel FPGA IP ډیزاین Example

د OCT IP کولی شي ډیزاین تولید کړيample چې د IP لپاره غوره شوي ورته ترتیب سره سمون لري. ډیزاین example یو ساده ډیزاین دی چې کوم ځانګړي غوښتنلیک په نښه نه کوي. تاسو کولی شئ د ډیزاین څخه کار واخلئample د یوې مرجع په توګه چې څنګه د IP انسټیټیوټ کړئ. د ډیزاین تولید لپاره example files، د تولید Exampد IP تولید په جریان کې د نسل ډیالوګ بکس کې د ډیزاین اختیار.

یادونه: OCT IP د VHDL نسل ملاتړ نه کوي.

• سافټویر تولیدوي _example_design لارښود د IP سره یوځای، چیرته ستاسو د IP نوم دی.
• د _example_design لارښود د make_qii_design.tcl سکریپټ لري.
• د .qsys files د ډیزاین په جریان کې د داخلي کارونې لپاره ديampیوازې نسل. تاسو نشئ کولی ترمیم کړئ files.

د Intel Quartus® Prime Design تولید کول Example

make_qii_design.tcl سکریپټ د ترکیب وړ ډیزاین تولیدويampد Intel Quartus® Prime پروژې سره یوځای، د تالیف لپاره چمتو دی. د ترکیب وړ ډیزاین رامینځته کولو لپاره exampاو، دا ګامونه تعقیب کړئ.

1. د ډیزاین سره یوځای د IP تولید کولو وروستهample files، د کمانډ پرامپټ کې لاندې سکریپټ چل کړئ: quartus_sh -t make_qii_design.tcl.
2. که تاسو غواړئ د کارولو لپاره دقیق وسیله مشخص کړئ، لاندې کمانډ وکاروئ: quartus_sh -t make_qii_design.tcl .

سکریپټ د qii لارښود رامینځته کوي چې پکې ed_synth.qpf پروژه لري file. تاسو کولی شئ دا پروژه د Intel Quartus Prime سافټویر کې خلاص او تالیف کړئ.

OCT Intel FPGA IP حوالې

د OCT Intel FPGA IP پیرامیټر تنظیمات

د OCT IP پیرامیټونه

نوم	ارزښت	تفصیل
د OCT بلاکونو شمیر	له 1 څخه تر 12 پورې	د تولید لپاره د OCT بلاکونو شمیر مشخص کوي. ډیفالټ ارزښت دی 1.
د شاته سره مطابقت لرونکي پورټ نومونه وکاروئ	On بند	د ALTOCT IP سره مطابقت لرونکي د میراث لوړ کچې نومونو کارولو لپاره دا چیک کړئ. دا پیرامیټر د ډیفالټ لخوا غیر فعال دی.
د OCT حالت	ځواک پورته کړئ کارن	مشخص کوي چې ایا OCT د کارونکي کنټرول وړ دی که نه. ډیفالټ ارزښت دی د بریښنا پورته کول.
د OCT بلاک x د کیلیبریشن حالت	واحد ډبل POD	د OCT لپاره د کیلیبریشن حالت مشخص کوي. X د OCT بلاک شمیر سره مطابقت لري. ډیفالټ ارزښت دی واحد.

د OCT Intel FPGA IP سیګنالونه

د انټرفیس سیګنالونه داخل کړئ

د سیګنال نوم	هدایت	تفصیل
rzqin	داخلول	د RZQ پیډ څخه د OCT بلاک ته پیوستون داخل کړئ. RZQ پیډ د بهرني مقاومت سره وصل دی. د OCT بلاک د کیلیبریشن کوډ رامینځته کولو لپاره د حوالې په توګه د رزقین بندر سره تړلی خنډ کاروي. دا سیګنال د بریښنا اپ او کارونکي حالتونو لپاره شتون لري.
ساعت	داخلول	د کارونکي حالت OCT لپاره د ننوتلو ساعت. ساعت باید 20 MHz یا لږ وي.
بیا تنظیمول	داخلول	د بیا تنظیم سیګنال داخل کړئ. بیا ترتیب همغږي ده.
calibration_request	داخلول	د [NUMBER_OF_OCT:0] لپاره د ویکٹر داخلول. هر بټ د OCT بلاک سره مطابقت لري. کله چې یو بیټ 1 ته ټاکل شوی وي، اړونده OCT حساب کوي، بیا په ترتیب سره د کوډ کلمه د ختمولو منطق بلاک ته واړوئ. غوښتنه باید د دوه ساعتونو لپاره ترسره شي. د هارډویر محدودیتونو له امله، تاسو باید تر هغه پورې انتظار وکړئ چې د calibration_shift_busy ویکتور صفر شي تر هغه چې بله غوښتنه صادره شي؛ که نه نو ستاسو غوښتنه به پروسس نشي.
calibration_shift_busy	محصول	د [NUMBER_OF_OCT:0] لپاره د محصول ویکتور دا په ګوته کوي چې کوم OCT بلاک اوس مهال په کیلیبریشن کار کوي او د ختمولو منطق بلاک ته د پای کوډونو لیږدوي. کله چې یو بیټ 1 وي، دا په ګوته کوي چې د OCT بلاک اندازه کوي او د کوډ کلمه د ختمولو منطق بلاک ته لیږدوي.
calibration_busy	محصول	د [NUMBER_OF_OCT:0] لپاره د محصول ویکتور دا په ګوته کوي چې کوم OCT بلاک اوس مهال په کیلیبریشن کار کوي. کله چې یو بیټ 1 وي، دا په ګوته کوي چې د OCT بلاک اندازه کوي
اکتوبر_ د لړۍ_تړون کنټرول[15:0]	محصول	د 16-bit محصول سیګنال، سره له 0 څخه تر 11 پورې. دا سیګنال د ان پټ/آؤټ پوټ بفر د لړۍ پای کنټرول بندر سره وصل دی. دا بندر د لړۍ پای ته رسولو کوډ لیږي چې R اندازه کويs.
اکتوبر_ _موازي_تړون_کنټرول[15:0]	محصول	د 16-bit محصول سیګنال، سره د 0 څخه تر 11 پورې. دا سیګنال د ان پټ/آؤټ پوټ بفر کې د موازي پای کنټرول بندر سره وصل کیږي. دا بندر د موازي ختمولو کوډ لیږي چې R اندازه کويt.

د QSF دندې

Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسیلې لاندې پای ته رسیدو پورې اړوند د Intel Quartus Prime ترتیبات لري file (.qsf) دندې:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

د QSF دندې

د QSF دنده	جزیات
INPUT_TERMINATION OUTPUT_TERMINATION	د ننوتلو/آؤټ پوټ ختمولو دنده په سوال کې په پن کې په اوهم کې د پای ته رسیدو ارزښت مشخص کوي. ExampLe:
	set_instance_assignment -نوم INPUT_TERMINATION - ته set_instance_assignment -نوم OUTPUT_TERMINATION - ته
	د لړۍ/ موازي ختمولو بندرونو فعالولو لپاره، دا دندې شامل کړئ، کوم چې د پنونو لپاره لړۍ او موازي پای ته رسیدو ارزښتونه مشخص کوي. ډاډ ترلاسه کړئ چې د لړۍ پای ته رسیدو کنټرول او موازي پای ته رسیدو کنټرول بندرونه د OCT Intel FPGA IP څخه GPIO Intel FPGA IP ته وصل کړئ. ExampLe:
	set_instance_assignment -نوم INPUT_TERMINATION "متوازي اوهم د کیلیبریشن سره" -تر set_instance_assignment -نوم OUTPUT_TERMINATION “SERIES اوهم د کیلیبریشن سره" -تر
TERMINATION_CONTROL_BL OCK	فټر ته لارښوونه کوي چې د مطلوب OCT بلاک څخه ټاکل شوي پنونو ته مناسب اړیکه جوړه کړي. دا دنده ګټوره ده کله چې I/O بفرونه په واضح ډول نه وي پیل شوي او تاسو اړتیا لرئ چې پنونه د ځانګړي OCT بلاک سره وصل کړئ. ExampLe:
	set_instance_assignment -نوم TERMINATION_CONTROL_BLOCK - ته
RZQ_GROUP	دا دنده یوازې په Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسیلو کې ملاتړ کیږي. دا دنده د RTL بدلولو پرته د OCT IP رامینځته کوي. فټر په نیټ لیست کې د rzq پن نوم لټون کوي. که چیرې پن شتون ونلري، فیټر د پن نوم د OCT IP او د هغې اړوند ارتباطاتو سره رامینځته کوي. دا تاسو ته اجازه درکوي د پنونو ګروپ رامینځته کړئ ترڅو د موجوده یا غیر موجود OCT لخوا کیلیبریټ شي او فټر د ډیزاین قانونيیت تضمینوي. ExampLe:
	set_instance_assignment -نوم RZQ_GROUP - ته

پای ته رسیدل کیدای شي د ان پټ او آوټ پوټ بفرونو کې شتون ولري، او ځینې وختونه په ورته وخت کې. د OCT بلاک سره د پن ګروپونو شریکولو لپاره دوه میتودونه شتون لري:

• د .qsf دنده وکاروئ ترڅو وښیې چې کوم پن (بس) د کوم OCT بلاک سره تړاو لري. تاسو کولی شئ د TERMINATION_CONTROL_BLOCK یا RZQ_GROUP تفویض وکاروئ. پخوانۍ دنده په RTL کې د OCT سره یو پن نښلوي پداسې حال کې چې وروستنی پن د نوي جوړ شوي OCT سره پرته له دې چې RTL بدل کړي.
• په پورتنۍ کچه د I/O بفر پریمیټیو نصب کړئ او د مناسبو OCT بلاکونو سره وصل کړئ.

یادونه: ټول I/O بانکونه د ورته VCCIO سره کولی شي یو OCT بلاک شریک کړي حتی که دا ځانګړی I/O بانک خپل OCT بلاک ولري. تاسو کولی شئ د I/O پنونو هر شمیر سره وصل کړئ چې د OCT بلاک سره کیلیبریټ شوي پای ته رسیدو ملاتړ کوي. ډاډ ترلاسه کړئ چې تاسو د OCT بلاک سره I/Os د مناسب ترتیب سره وصل کړئ. تاسو باید دا هم ډاډه کړئ چې د OCT بلاک او د هغې اړوند I/Os ورته VCCIO او لړۍ یا موازي پای ته رسیدو ارزښتونه لري. د دې ترتیباتو سره، فټر I/Os او OCT بلاک په ورته کالم کې ځای په ځای کوي. د Intel Quartus Prime سافټویر د خبرتیا پیغامونه تولیدوي که چیرې د بلاک سره هیڅ پن وصل نه وي.

د ارریا V، سایکلون V، او Stratix V وسیلو لپاره د IP مهاجرت جریان

د IP مهاجرت جریان تاسو ته اجازه درکوي د Arria V، Cyclone V، او Stratix V وسیلو ALTOCT IP د Intel Stratix 10، Intel Arria 10، یا Intel Cyclone 10 GX وسیلو OCT Intel FPGA IP ته واستوئ. د IP مهاجرت جریان د OCT IP ترتیب کوي ترڅو د ALTOCT IP ترتیباتو سره سمون ومومي، تاسو ته اجازه درکوي چې IP بیا تولید کړئ.

یادونه: دا IP یوازې په واحد OCT کیلیبریشن حالت کې د IP مهاجرت جریان ملاتړ کوي. که تاسو د ډبل یا POD کیلیبریشن حالت کاروئ ، نو تاسو اړتیا نلرئ IP مهاجرت کړئ.

ستاسو د ALTOCT IP د OCT Intel FPGA IP ته لیږدول

د خپل ALTOCT IP OCT IP ته د مهاجرت لپاره، دا مرحلې تعقیب کړئ

1. خپل ALTOCT IP د IP کتلاګ کې خلاص کړئ.
2. په اوسني ټاکل شوي وسیلې کورنۍ کې، سټرایټکس 10، ارریا 10، یا سایکلون 10 GX غوره کړئ.
3. د پیرامیټر مدیر کې د OCT IP خلاصولو لپاره پای کلیک وکړئ. د پیرامیټر مدیر د ALTOCT IP ترتیباتو ته ورته د OCT IP ترتیبات تنظیموي.
4. که چیرې د دواړو ترمینځ کوم متناسب تنظیمات شتون ولري ، نو نوي ملاتړ شوي تنظیمات غوره کړئ.
5. د IP د بیا جوړولو لپاره پای ته کلیک وکړئ.
6. خپل ALTOCT IP انسټیټیشن په RTL کې د OCT IP سره بدل کړئ.

یادونه: د OCT IP پورټ نومونه ممکن د ALTOCT IP پورټ نومونو سره سمون ونلري. له همدې امله، په ساده ډول په انسټاګرام کې د IP نوم بدلول کافي ندي.

د OCT Intel FPGA IP کارن لارښود آرشیف

که چیرې د IP اصلي نسخه لیست نه وي، د مخکینۍ IP اصلي نسخه لپاره د کاروونکي لارښود پلي کیږي.

د IP اصلي نسخه	د کارن لارښود
17.1	د Intel FPGA OCT IP اصلي کارونکي لارښود

د OCT Intel FPGA IP کارن لارښود لپاره د سند بیاکتنې تاریخ

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
2019.07.03	19.2	19.1	د Intel Stratix 10 وسیلو لپاره ملاتړ اضافه شوی. لاندې IP نومونه تازه کړل: "Intel FPGA OCT" ته "OCT Intel FPGA IP"  "Intel FPGA GPIO" ته "GPIO Intel FPGA IP" د s2pload سیګنال تازه شوی: د شته کارن سیګنالونو څخه s2pload لرې شوی. د s2pload سیګنال چلند په اړه تازه توضیحات.

 

نیټه	نسخه	بدلونونه
نومبر ۲۰۲۰	2017.11.06	د Intel Cyclone 10 GX وسیلو لپاره ملاتړ اضافه شوی. د Intel FPGA OCT IP کور ته د Altera OCT IP کور نوم بدل شو. د Qsys نوم د پلیټ فارم ډیزاینر ته بدل شو. د اضافي Intel بیارغونې لپاره تازه شوی متن.
می ۲۰۲۳	2017.05.08	د Intel په توګه بیا نومول شوی.
دسمبر 2015	2015.12.07	د "میګا فنکشن" مثالونه "IP کور" ته بدل کړل. بدل شوي مثالونه Quartus II ته Quartus Prime. د سټایل او روښانتیا ښه کولو لپاره مینځپانګې او لینکونو کې مختلف سمونونه.
اګست، ۲۰۲۲	2014.08.18	د کارونکي حالت کې د OCT کیلیبریشن په اړه معلومات اضافه کړل. د IP اصلي سیګنالونه او پیرامیټونه تازه کړل: core_rzqin_export په rzqin بدل شو core_series_termination_control_export ته بدل شو اکتوبر_ د لړۍ_تړون کنټرول[15:0] core_parallel_termination_control_export oct_ ته بدل شو _موازي_تړون_کنټرول[15:0]
نومبر ۲۰۲۰	2013.11.29	ابتدايي خوشې کول.

پېژندنه: 683708
نسخه: 2019.07.03

اسناد / سرچینې

intel OCT FPGA IP [pdf] د کارونکي لارښود OCT FPGA IP، OCT، FPGA IP

حوالې

• د کارن لارښود