intel 4G Turbo-V FPGA IP
د 4G Turbo-V Intel® FPGA IP په اړه
د مخکینۍ تېروتنې اصلاح (FEC) چینل کوډونه معمولا د بې سیمه مخابراتي سیسټمونو انرژي موثریت ته وده ورکوي. ټربو کوډونه د 3G او 4G ګرځنده مخابراتو لپاره مناسب دي (د مثال په توګه په UMTS او LTE کې) او د سپوږمکۍ مخابراتو. تاسو کولی شئ په نورو غوښتنلیکونو کې د ټربو کوډونه وکاروئ کوم چې د ډیټا فاسدو شور په شتون کې د بانډ ویت - یا ځنډ سره محدود مخابراتي لینکونو باندې د باور وړ معلوماتو لیږد ته اړتیا لري. د 4G Turbo-V Intel® FPGA IP د vRAN لپاره د ښکته لینک او اپلینک سرعت لري او د ټربو انټل FPGA IP پکې شامل دی. د ډاونلنک سرعت کوونکی د برابري معلوماتو په بڼه ډیټا ته بې ځایه اضافه کوي. د اپلنک سرعت کوونکی د مناسب شمیر چینل غلطیو سمولو لپاره له بې ځایه کیدو څخه ګټه پورته کوي.
اړوند معلومات
- د ټربو انټل FPGA IP کارونکي لارښود
- 3GPP TS 36.212 نسخه 15.2.1 خپرونه 15
د 4G Turbo-V Intel FPGA IP ځانګړتیاوې
د ښکته لینک سرعت کونکي کې شامل دي:
- د کوډ بلاک سایکلیک ریډنډنسی کوډ (CRC) ضمیمه
- ټربو کوډر
- د ټربو نرخ میچر سره:
- Subblock interleaver
- بټ راټولونکی
- بټ ټاکونکی
- بټ پرینر
د اپلنک سرعت کونکي کې شامل دي:
- Subblock deinterleaver
- د CRC چک سره ټربو کوډر
Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
د 4G Turbo-V Intel FPGA IP آلې کورنۍ ملاتړ
Intel د Intel FPGA IP لپاره د لاندې وسیلو ملاتړ کچې وړاندیز کوي:
- مخکینۍ ملاتړ — IP د دې وسیلې کورنۍ لپاره د سمولو او تالیف لپاره شتون لري. د FPGA پروګرامونه file (.pof) ملاتړ د Quartus Prime Pro Stratix 10 Edition Beta سافټویر لپاره شتون نلري او لکه څنګه چې د IP وخت بندول نشي تضمین کیدی. د وخت په ماډلونو کې د ځنډ لومړني انجینري اټکلونه شامل دي چې د ترتیب وروسته لومړني معلوماتو پراساس دي. د وخت ماډلونه د بدلون تابع دي ځکه چې د سیلیکون ازموینې د ریښتیني سیلیکون او د وخت ماډلونو ترمینځ اړیکه ښه کوي. تاسو کولی شئ دا IP کور د سیسټم جوړښت او د سرچینو کارولو مطالعاتو لپاره وکاروئ ، سمولیشن ، پینټ آوټ ، د سیسټم ځنډ ارزونه ، د لومړني وخت ارزونې (د پایپ لاین بودیجه کول) ، او د I/O لیږد ستراتیژي (د ډیټا لارې پلنوالی ، د ژور ژوروالی ، د I/O معیارونو تجارتونه ).
- لومړني ملاتړ — انټیل د دې وسیلې کورنۍ لپاره د لومړني وخت ماډلونو سره د IP کور تاییدوي. د IP کور ټولې فعالې اړتیاوې پوره کوي ، مګر ممکن لاهم د وسیلې کورنۍ لپاره د وخت تحلیل لاندې وي. تاسو کولی شئ دا په احتیاط سره د تولید ډیزاینونو کې وکاروئ.
- وروستی ملاتړ — انټیل د دې وسیلې کورنۍ لپاره د وروستي وخت ماډلونو سره IP تاییدوي. IP د وسیلې کورنۍ لپاره ټولې فعالې او د وخت اړتیاوې پوره کوي. تاسو کولی شئ دا د تولید ډیزاینونو کې وکاروئ.
د 4G Turbo-V IP آلې کورنۍ ملاتړ
| د وسیلې کورنۍ | ملاتړ |
| Intel Agilex™ | پرمختگ |
| Intel Arria® 10 | وروستی |
| Intel Stratix® 10 | پرمختگ |
| د نورو وسایلو کورنۍ | نه ملاتړ |
د 4G Turbo-V Intel FPGA IP لپاره معلومات خپروي
د Intel FPGA IP نسخې تر 19.1 پورې د Intel Quartus® Prime Design Suite سافټویر نسخو سره سمون لري. د Intel Quartus Prime Design Suite سافټویر نسخه 19.2 کې پیل کول، Intel FPGA IP د نوي نسخې سکیم لري. د Intel FPGA IP نسخه (XYZ) شمیره د هر Intel Quartus Prime سافټویر نسخه سره بدلیدلی شي. بدلون په کې:
- ایکس د IP لوی بیاکتنې ته اشاره کوي. که تاسو د Intel Quartus Prime سافټویر تازه کړئ، تاسو باید IP بیا تولید کړئ.
- Y په ګوته کوي چې IP نوي ځانګړتیاوې لري. خپل IP بیا تولید کړئ ترڅو دا نوي ځانګړتیاوې شاملې کړي.
- Z په ګوته کوي چې په IP کې کوچني بدلونونه شامل دي. خپل IP بیا تولید کړئ ترڅو دا بدلونونه شامل کړئ.
د 4G Turbo-V IP د خپرولو معلومات
| توکي | تفصیل |
| نسخه | 1.0.0 |
| د خپریدو نیټه | اپریل 2020 |
د 4G Turbo-V فعالیت او د سرچینو کارول
Intel د Intel Quartus Prime سافټویر v19.1 سره د ډیزاینونو په ترتیب کولو سره د سرچینو کارول او فعالیت رامینځته کړی. یوازې د FPGA سرچینو (د بیلګې په توګه د تطبیق وړ منطق ماډلونه (ALMs)) د ابتدايي اټکل لپاره دا نږدې پایلې وکاروئ چې پروژه ورته اړتیا لري. د هدف فریکونسۍ 300 MHz ده.
د انټیل اریریا 10 وسیلو لپاره د ډاونلوډ سرعت کونکي سرچینې کارول او اعظمي فریکونسی
| ماډل | fMAX (MHz) | ALMs | ALUTs | ثبتونه | حافظه (بټ) | د رام بلاکونه (M20K) | DSP بلاکونه |
| د ښکته کولو سرعت کوونکی | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| د CRC ضمیمه | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| ټربو کوډر | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| د نرخ میچر | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| Subblock interleaver | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| بټ راټولونکی | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| بټ ټاکونکی او پرینر | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
د اپلنک سرعت کونکي سرچینې کارول او د Intel Arria 10 وسیلو لپاره اعظمي فریکونسی
| ماډل | fMAX (MHz) | ALMs | ثبتونه | حافظه (بټ) | د رام بلاکونه (M20K) | DSP بلاکونه |
| د اپلنک سرعت کوونکی | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| Subblock deinterleaver | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| ټربو کوډونکی | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
د 4G Turbo-V Intel FPGA IP سره ډیزاین کول
د 4G Turbo-V IP لارښود جوړښت
تاسو باید په لاسي ډول د IP انسټالر څخه IP نصب کړئ.
د نصبولو لارښود جوړښت
د 4G Turbo-V IP تولید کول
تاسو کولی شئ د ډاونلوډ یا اپلینک سرعت پیدا کړئ. د اپلنک سرعت کونکي لپاره، dl په ډایرکټر کې د ul سره بدل کړئ یا file نومونه
- د Intel Quartus Prime Pro سافټویر خلاص کړئ.
- وټاکئ File ➤ نوې پروژې وزرډ.
- بل کلیک وکړئ.
- د پروژې نوم dl_fec_wrapper_top دننه کړئ او د پروژې موقعیت دننه کړئ.
- د Arria 10 وسیله غوره کړئ.
- په پای کې کلیک وکړئ.
- dl_fec_wrapper_top.qpf خلاص کړئ file د پروژې لارښود کې شتون لري د پروژې وزرډ څرګندیږي.
- د پلیټ فارم ډیزاینر ټب کې:
- dl_fec_wrapper_top.ip جوړ کړئ file د هارډویر tcl کارول file.
- د ډیزاین تولید لپاره HDL پیدا کړئ کلیک وکړئ files.
- د تولید ټب کې، د ټیسټ بنچ سیسټم تولید کړئ کلیک وکړئ.
- د ترکیب اضافه کولو لپاره ټول اضافه کړئ کلیک وکړئ fileپروژې ته. د files په src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth کې دي.
- dl_fec_wrapper_top.v ترتیب کړئ file د لوړې کچې ادارې په توګه.
- د دې پروژې د راټولولو لپاره د تالیف پیل کلیک وکړئ.
د 4G Turbo-V IP سمول کول
دا دنده د ښکته لینک سرعت سمولو لپاره ده. د اپلینک سرعت سمولو لپاره په هره لارښود کې dl د ul سره بدل کړئ یا file نوم
- د ModelSim 10.6d FPGA Edition سمیلیټر خلاص کړئ.
- ډایرکټر په src\ip\dl_fec_wrapper_top_tb\dl_fec_wrapper_top_tb\sim\mentor ته بدل کړئ
- QUARTUS_INSTALL_DIR په msim_setup.tcl کې ستاسو د Intel Quartus Prime لارښود کې بدل کړئ file، کوم چې په \sim\mentor لارښود کې دی
- د لیږد په کړکۍ کې د load_sim.tcl کمانډ دننه کړئ. دا کمانډ کتابتون تولیدوي files او سرچینه یې تالیف او سمول کوي files په msim_setup.tcl کې file. د ازموینې ویکتورونه په کې دي filename_update.sv په \sim لارښود کې.
د fileنوم تازه کول File جوړښت
- اړونده ازموینه ویکتور files په سم\mentor\test_vectors کې دي
- Log.txt د هرې ازموینې کڅوړې پایله لري.
- د ښکته لینک سرعت کونکي لپاره، انکوډر_پاس_file.txt د ټیسټ پاکټونو او کوډ کونکي هر شاخص پاس راپور لريfile_error.txt د ازموینې پاکټونو د هر شاخص ناکام راپور لري.
- د اپلنک سرعت کونکي لپاره، تېروتنه_file.txt د ازموینې پاکټونو د هر شاخص ناکامي راپور لري.
د 4G Turbo-V Intel FPGA IP فعالیت توضیحات
د 4G Turbo-V Intel FPGA IP کې د ښکته لینک سرعت او د اپلینک سرعت شامل دی.
- 4G Turbo-V معمارۍ په 9 پاڼه کې
- 4G Turbo-V سیګنالونه او انٹرفیسونه په 11 پاڼه کې
- د 4G Turbo-V مهال ویش ډیاګرام په 15 پاڼه کې
- 4G Turbo-V ځنډ او له لارې په 18 پاڼه کې
د 4G Turbo-V جوړښت
د 4G Turbo-V Intel FPGA IP کې د ښکته لینک سرعت او د اپلینک سرعت شامل دی.
4G Downlink سرعت کوونکی
د 4G ټربو ډاون لینک سرعت د کوډ بلاک CRC ضمیمه بلاک او ټربو کوډر (Intel Turbo FPGA IP) او د نرخ میچر لري. د ننوتلو ډاټا 8-bit پراخه ده او د محصول ډاټا 24-bit پراخه ده. د نرخ میچر د دریو فرعي بلاک انټرلیورونو څخه جوړ دی، یو بیټ ټاکونکی، او یو څه راټولونکی.
د 4G ډاون لینک سرعت کوونکی د کوډ بلاک CRC ضمیمه د 8-bit موازي CRC محاسبې الګوریتم سره پلي کوي. د CRC ضمیمه بلاک ته ننوت 8-bit پراخ دی. په نورمال حالت کې، د CRC بلاک ته د ننوتلو شمیر k-24 دی، چیرې چې k د اندازې شاخص پراساس د بلاک اندازه ده. د 24 بټونو اضافي CRC ترتیب د CRC ضمیمه بلاک کې د ډیټا راتلونکي کوډ بلاک سره وصل دی او بیا ټربو کوډر ته تیریږي. د CRC بای پاس موډ کې، د آخذونو شمیر د 8 بټ پراخه اندازه د ټربو انکوډر بلاک ته لیږدول کیږي.
د ټربو انکوډر یو موازي متضاد قانع کوډ کاروي. یو قانع کوونکی کوډونکی د معلوماتو ترتیب کوډ کوي او بل قانع کوونکی کوډر د معلوماتو ترتیب یو مینځل شوی نسخه کوډ کوي. د ټربو کوډ دوه 8 ریاستي اجزاو کنولوشنل انکوډرونه او یو ټربو کوډ داخلي انټرلیور لري. د Turbo encoder په اړه د نورو معلوماتو لپاره، د Turbo IP Core User Guide ته مراجعه وکړئ. د نرخ میچر د ټرانسپورټ بلاک کې د بټونو شمیر سره د بټونو شمیر سره سمون لري چې IP پدې تخصیص کې لیږدوي. د نرخ میچر داخل او محصول 24 بټونه دي. IP د هر کوډ بلاک لپاره د ټربو کوډ شوي ټرانسپورټ چینلونو لپاره د مطابقت نرخ تعریفوي. د نرخ میچر شامل دي: سب بلاک انټرلیور ، بټ راټولونکی او بټ ټاکونکی. د ډاون لینک سرعت کونکي د ټربو کوډینګ څخه د هر محصول جریان لپاره انټرلیو شوي فرعي بلاک تنظیموي. په جریانونو کې د پیغام بټ جریان شامل دي، د لومړي برابري بټ جریان او د دوهم برابري بټ جریان. د فرعي بلاک انټرلیوډ داخل او محصول 1 بټ پراخ دی. د بټ راټولونکی هغه جریانونه سره یوځای کوي چې د فرعي بلاک انټرلیور څخه راځي. دا بلاک بفر لري چې ذخیره کوي:
- پیغامونه او ډکونکي د فرعي بلاک څخه بټونه فعالوي.
- فرعي بلاک د برابرۍ بټونه او د دوی اړوند ډکونکي بټونه مینځلي.
د بټ راټولونکی
د 4G چینل اپلینک سرعت کوونکی
د 4G ټربو اپلینک سرعت د فرعي بلاک ډینټرلیور او د ټربو ډیکوډر (Intel Turbo FPGA IP) څخه جوړ دی.
ډینټرلیور له دریو بلاکونو څخه جوړ دی چې لومړی دوه بلاکونه سمیټري او دریم بلاک مختلف دی.
د چمتو سیګنال ځنډ 0 دی.
Deinterleaver
که تاسو د فرعي بلاک ډینټرلیور لپاره د بای پاس حالت فعال کړئ ، IP ډیټا لوستل کوي ځکه چې دا په پرله پسې ځایونو کې د حافظې بلاکونو کې ډاټا لیکي. IP معلومات لکه څنګه چې او کله چې دا ډاټا لیکي پرته له کوم مینځلو څخه لوستل کوي. په فرعي بلاک ډینټرلیور کې د ان پټ ډیټا شمیره په بای پاس حالت کې K_π ده او د محصول ډیټا اوږدوالی k اندازه ده (k د کوډ بلاک اندازه ده چې د cb_size_index ارزښت پراساس ده). د فرعي بلاک ډینټرلیور د محصول ډیټا ځنډول د K_π ان پټ بلاک اندازې پورې اړه لري. IP یوازې وروسته له دې چې تاسو د K_π کوډ د ان پټ ډیټا بلاک اندازه ولیکئ ډاټا لولي. له همدې امله د محصول ځنډ کې د لیکلو وخت هم شامل دی. د فرعي بلاک انټرلیور محصول ډیټا کې ځنډ K_π+17 دی. د ټربو ډیکوډر ترټولو احتمالي لیږد شوي ترتیب محاسبه کوي، د s پر بنسټamples چې دا ترلاسه کوي. د تفصيلي وضاحت لپاره، د ټربو کور IP کارونکي لارښود ته مراجعه وکړئ. د غلطۍ سمولو کوډونو کوډ کول د مختلف کوډونو لپاره د احتمالاتو پرتله کول دي. د ټربو ډیکوډر دوه واحد نرم ان نرم آوټ (SISO) ډیکوډرونه لري چې په تکراري ډول کار کوي. د لومړي (پورته ډیکوډر) محصول دوهم ته تغذیه کوي ترڅو د ټربو کوډ کولو تکرار رامینځته کړي. انټرلیور او ډینټرلیور په دې پروسه کې ډیټا بیا تنظیموي.
اړوند معلومات
د ټربو IP کور کارونکي لارښود
4G Turbo-V سیګنالونه او انٹرفیسونه
د ښکته کولو سرعت کوونکی
د ښکته کولو سرعت سیګنالونه
| د سیګنال نوم | هدایت | د بټ پراخوالی | تفصیل |
| clk | داخلول | 1 | د 300 MHz ساعت داخلول. ټول Turbo-V IP انٹرفیس سیګنالونه د دې ساعت سره همغږي دي. |
| reset_n | داخلول | 1 | د ټول IP داخلي منطق بیا تنظیموي. |
| sink_valid | داخلول | 1 | ادعا شوې کله چې په سنک_ډاټا کې ډاټا د اعتبار وړ وي. کله چې د سنک_ویلیډ تایید نه وي، IP پروسس بندوي تر هغه چې د سنک_ویلیډ بیا تایید شوی وي. |
| sink_data | داخلول | 8 | په عموم ډول د لیږد شوي معلوماتو لویه برخه لیږدوي. |
| sink_sop | داخلول | 1 | د راتلوونکې کڅوړې پیل په ګوته کوي |
| sink_eop | داخلول | 1 | د راتلونکي کڅوړې پای ته اشاره کوي |
| ډوب_تیار | محصول | 1 | په ګوته کوي کله چې IP کولی شي ډاټا ومني |
| ډوب_غلطۍ | داخلول | 2 | دوه بټ ماسک د تیروتنې په ګوته کولو لپاره چې په اوسني دور کې لیږدول شوي ډیټا اغیزه کوي. |
| Crc_enable | داخلول | 1 | د CRC بلاک فعالوي |
| Cb_size_index | داخلول | 8 | د ننوتلو کوډ بلاک اندازه K |
| sink_rm_out_size | داخلول | 20 | د میچر تولید بلاک اندازه اندازه کړئ، د E سره مطابقت لري. |
| sink_code_blocks | داخلول | 15 | د اوسني کوډ بلاک لپاره د نرم بفر اندازه Ncb |
| sink_rv_idx | داخلول | 2 | د بې ځایه نسخې شاخص (0,1,2 یا 3) |
| sink_rm_bypass | داخلول | 1 | د نرخ میچر کې د بای پاس حالت فعالوي |
| sink_filler_bits | داخلول | 6 | د ډکونکي شمیره IP داخلوي په ټرانسمیټر کې کله چې IP د کوډ بلاک قطع کول ترسره کوي. |
| سرچینه_ویل | محصول | 1 | د IP لخوا تاکید شوی کله چې د تولید لپاره معتبر معلومات شتون ولري. |
| ادامه… | |||
| د سیګنال نوم | هدایت | د بټ پراخوالی | تفصیل |
| سرچینه_ډاټا | محصول | 24 | د لیږدول شوي معلوماتو لویه برخه لیږدوي. دا معلومات په هغه ځای کې شتون لري چې باوري وي. |
| سرچینه_sop | محصول | 1 | د کڅوړې پیل په ګوته کوي. |
| سرچینه_eop | محصول | 1 | د کڅوړې پای ته اشاره کوي. |
| سرچینه_تیار | داخلول | 1 | د ډیټا استقبال د اعتبار وړ دی چیرې چې چمتو سیګنال تایید شوی. |
| سرچینه_غلطۍ | محصول | 2 | د غلطۍ سیګنال د ټربو انکوډر څخه تبلیغ شوی چې د سرچینې اړخ ته د Avalon-ST پروتوکول سرغړونې په ګوته کوي
• 00: کومه تېروتنه • 01: د کڅوړې پیل ورک شوی 10: د کڅوړې پای ورک شوی • 11: د پیکټ غیر متوقع پای نور ډولونه غلطی هم د 11 په توګه نښه کیدی شي. |
| سرچینه_بلک_سایز | محصول | 13 | د محصول کوډ بلاک اندازه K |
د اپلنک سرعت کونکي انٹرفیسونه
د اپلنک سرعت سیګنالونه
| سیګنال | هدایت | د بټ پراخوالی | تفصیل |
| clk | داخلول | 1 | د 300 MHz ساعت داخلول. ټول Turbo-V IP انٹرفیس سیګنالونه د دې ساعت سره همغږي دي. |
| reset_n | داخلول | 1 | د ننوتلو ساعت سیګنال بیا تنظیم کړئ |
| sink_valid | داخلول | 1 | د Avalon سټرینګ ان پټ اعتبار اعتبار لري |
| sink_data | داخلول | 24 | د Avalon سټرینګ ان پټ ډاټا |
| sink_sop | داخلول | 1 | د Avalon سټریمینګ ان پټ د کڅوړې پیل |
| sink_eop | داخلول | 1 | د Avalon سټیمینګ ان پټ د کڅوړې پای |
| ادامه… | |||
| سیګنال | هدایت | د بټ پراخوالی | تفصیل |
| ډوب_تیار | داخلول | 1 | د Avalon سټرینګ ان پټ چمتو دی |
| conf_valid | داخلول | 1 | د انپټ کنفیګریشن کانډیوټ اعتبار لري |
| cb_size_index | داخلول | 8 | د بلاک اندازه تکرار شاخص |
| اعظمي_تکرار | داخلول | 5 | اعظمي تکرار |
| rm_bypass | داخلول | 1 | د بای پاس حالت فعالوي |
| sel_CRC24A | داخلول | 1 | د CRC ډول مشخص کوي چې تاسو د اوسني ډیټا بلاک لپاره اړتیا لرئ:
• 0: CRC24A • 1: CRC24B |
| conf_ready | داخلول | 1 | د انپټ کنفیګریشن کنډویټ چمتو دی |
| سرچینه_ویل | محصول | 1 | د Avalon سټرینګ محصول معتبر دی |
| سرچینه_ډاټا | محصول | 16 | د Avalon سټرینګ محصول ډاټا |
| سرچینه_sop | محصول | 1 | د Avalon سټیمینګ محصول پیل د پاکټ پیل |
| سرچینه_eop | محصول | 1 | د Avalon سټریمینګ محصول پای پاکټ |
| سرچینه_غلطۍ | محصول | 2 | د خطا سیګنال د سرچینې اړخ کې د Avalon سټیمینګ پروتوکول سرغړونې په ګوته کوي:
• 00: کومه تېروتنه • 01: د کڅوړې پیل ورک شوی 10: د کڅوړې پای ورک شوی • 11: د پیکټ غیر متوقع پای نور ډوله غلطی هم د 11 په توګه نښه کیدی شي. |
| سرچینه_تیار | محصول | 1 | د Avalon سټرینګ محصول چمتو دی |
| CRC_ډول | محصول | 1 | د CRC ډول په ګوته کوي چې د اوسني ډیټا بلاک لپاره کارول شوی و:
• 0: CRC24A • 1: CRC24B |
| سرچینه_بلک_سایز | محصول | 13 | د وتلو بلاک اندازه مشخصوي |
| CRC_پاس | محصول | 1 | دا په ګوته کوي چې آیا CRC بریالی و:
• ۰: ناکامه • 1: پاس |
| سرچینه_iter | محصول | 5 | د نیمایي تکرارونو شمیر ښیې چې وروسته له هغه چې د ټربو کوډر د اوسني ډیټا بلاک پروسس کول ودروي. |
په DSP Intel FPGA IP کې د Avalon Streaming Interfaces
د Avalon سټیمینګ انٹرفیسونه د سرچینې انٹرفیس څخه سنک انٹرفیس ته د معلوماتو لیږد لپاره معیاري ، انعطاف منونکي او ماډلر پروتوکول تعریفوي. د ان پټ انٹرفیس د Avalon سټیمینګ سنک دی او د آوټ پټ انٹرفیس د Avalon سټیمینګ سرچینه ده. د Avalon سټریمینګ انٹرفیس په ډیری چینلونو کې د مینځلو شوي پاکټونو سره د پیکټ لیږد ملاتړ کوي. د Avalon سټیمینګ انٹرفیس سیګنالونه کولی شي دودیز سټیمینګ انٹرفیسونه تشریح کړي چې د ډیټا یو واحد جریان ملاتړ کوي پرته د چینلونو یا پیکټ حدودو پوهه. دا ډول انٹرفیسونه عموما ډیټا، چمتو، او باوري سیګنالونه لري. د Avalon سټیمینګ انٹرفیسونه هم کولی شي د ډیری چینلونو په اوږدو کې د مینځلو شوي پاکټونو سره د برسټ او پیکټ لیږد لپاره خورا پیچلي پروتوکولونو ملاتړ وکړي. د Avalon سټریمینګ انٹرفیس په طبیعي ډول د ملټي چینل ډیزاینونه همغږي کوي ، کوم چې تاسو ته اجازه درکوي د پیچلي کنټرول منطق پلي کولو پرته مؤثره ، وخت ملټي پلیکس پلي کونکي ترلاسه کړئ. د Avalon سټیمینګ انٹرفیسونه د بیک فشار ملاتړ کوي ، کوم چې د جریان کنټرول میکانیزم دی چیرې چې سنک کولی شي سرچینې ته سیګنال ورکړي ترڅو د معلوماتو لیږل بند کړي. سنک په عموم ډول د ډیټا جریان بندولو لپاره بیک فشار کاروي کله چې د دې FIFO بفرونه ډک وي یا کله چې دا په خپل محصول کې کنجنګ ولري.
اړوند معلومات
د Avalon انٹرفیس مشخصات
د 4G Turbo-V مهال ویش ډیاګرامونه
د کوډ بلاک 40 سره د منطق لیکلو لپاره د وخت ډیاګرام
IP:
- له 20 څخه تر 0 کالم کې 19 بټونه null ځای په ځای کوي او د 20 کالم څخه ډیټا بټونه لیکي.
- ټول 44 بټونه په 6 ساعتونو کې حافظې ته لیکي.
- د 28 څخه تر 31 کالم کې د ټریلیس پای ټکي لیکي.
- زیاتوالی د هر قطار لپاره پته لیکي.
- په یو وخت کې د 8 انفرادي رام لپاره د لیکلو وړ سیګنال رامینځته کوي.
IP په رام کې د ډکونکي بټونه نه لیکي. پرځای یې، IP په رام کې د فلټر بټونو لپاره ځای لرونکی پریږدي او د لوستلو پروسې په جریان کې NULL بټونه په محصول کې داخلوي. لومړی لیکنه د 20 کالم څخه پیل کیږي.
د کوډ بلاک 40 سره د لوستلو منطق لپاره د وخت ډیاګرام
د هر لوستلو لپاره، تاسو په یوه ساعت کې 8 بټونه ګورئ مګر یوازې دوه بټونه د اعتبار وړ دي. IP دا دوه بټونه د شفټ راجستر کې لیکي. کله چې IP 8 بټونه جوړوي نو دا د محصول انٹرفیس ته لیږي.
د کوډ بلاک 6144 سره د منطق لیکلو لپاره د وخت ډیاګرام
د ډکونکي بټونه له 0 څخه تر 27 کالم پورې دي او د ډیټا بټونه د 28 کالم څخه دي. IP:
- ټول 6,148 بټونه په 769 ساعتونو کې حافظې ته لیکي.
- د 28 څخه تر 31 کالم کې د ټریلیس پای ټکي لیکي.
- زیاتوالی د هر قطار لپاره پته لیکي.
- د لیکلو وړ سیګنال تولیدوي چې په یو وخت کې د 8 انفرادي رام لپاره رامینځته شوی.
IP په رام کې د ډکونکي بټونه نه لیکي. پرځای یې IP په رام کې د فلټر بټونو لپاره ځای لرونکی پریږدي او د لوستلو پروسې په جریان کې NULL بټونه په محصول کې داخلوي. لومړۍ لیکنه د 28 کالم څخه پیل کیږي.
د کوډ بلاک 6144 سره د لوستلو منطق لپاره د وخت ډیاګرام
د لوستلو اړخ کې، هر لوستل 8 بټونه ورکوي. د 193 قطار لوستلو پرمهال، IP 8 بټونه لوستل، مګر یوازې یو بټ اعتبار لري. IP د شفټ راجسترونو سره اته بټونه جوړوي او د راتلونکي کالم په لوستلو سره یې لیږي.
د ننوتلو وخت ډیاګرام
د محصول مهال ویش ډیاګرام
4G Turbo-V ځنډ او له لارې
ځنډ د لومړي کڅوړې SOP د ننوتلو څخه د لومړي کڅوړې SOP تولید تر مینځ اندازه کیږي. د پروسس کولو وخت د ان پټ د لومړي کڅوړې SOP تر مینځ اندازه کیږي ترڅو د وروستي پیکټ EOP تولید کړي.
د ښکته کولو سرعت کوونکی
تروپوټ هغه نرخ دی چې IP کولی شي ان پټ د ډاون لینک سرعت کونکي ته پمپ کړي ځکه چې دا چمتو دی.
د ډاونلوډ سرعت کونکي ځنډ ، د پروسس کولو وخت ، او له لارې پټول
د اعظمي K اندازه 6,144 او د E اندازه 11,522 سره. د پروسس کولو وخت د 13 کوډ بلاکونو لپاره اندازه شوی. د ساعت سرعت 300 MHz دی.
| K | E | ځنډ | د پروسس وخت | د ننوتو له لارې | ||
| (سایکل) | (موږ) | (سایکل) | (موږ) | (٪) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
د ځنډ او پروسس کولو وخت محاسبه
- ارقام د ځنډ، پروسس کولو وخت، او له لارې د محاسبه کولو طرزالعمل ښیې.
د K اندازه د ځنډ په مقابل کې
د K اندازه د ځنډ په مقابل کې
- k=40 تر 1408 پورې
د اپلنک سرعت کونکي ځنډ او د پروسس کولو وخت
- د اعظمي تکرار شمیر سره = 6. د ساعت سرعت 300 MHz دی.
K E ځنډ د پروسس وخت (سایکل) (موږ) (سایکل) (موږ) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
د اپلنک سرعت کونکي ځنډ او د پروسس کولو وخت
- د اعظمي تکرار شمیره = 8 سره
| K | E | ځنډ | د پروسس وخت | ||
| (سایکل) | (موږ) | (سایکل) | (موږ) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| ادامه… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
د K اندازه په مقابل کې ځنډ
- د max_iter=6 لپاره
شکل 19. د K اندازه په مقابل کې د پروسس کولو وخت
- د max_iter=6 لپاره
د K اندازه په مقابل کې ځنډ
- د max_iter=8 لپاره
د K اندازه د پروسس کولو وخت
- د max_iter=8 لپاره
د 4G Turbo-V Intel FPGA IP کارن لارښود لپاره د سند بیاکتنې تاریخ
| نیټه | IP نسخه | د Intel Quartus Prime سافټویر نسخه | بدلونونه |
| 2020.11.18 | 1.0.0 | 20.1 | په میز کې لرې شوی د 4G Turbo-V فعالیت او د سرچینو کارول |
| 2020.06.02 | 1.0.0 | 20.1 | ابتدايي خوشې کول. |
Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
اسناد / سرچینې
 |
intel 4G Turbo-V FPGA IP [pdf] د کارونکي لارښود 4G Turbo-V FPGA IP، 4G Turbo-V، FPGA IP |
