منځپانګې پټول
1 د انټل چپ ID FPGA IP کورونه
2 اړوند معلومات
3 د وسیلې ملاتړ
4 د چپ ID Intel Stratix 10 FPGA IP کور
5 بندرونه
6 د سیګنال نل له لارې د چپ ID Intel Stratix 10 FPGA IP ته لاسرسی
6.1 د چپ ID Intel Stratix 10 FPGA IP کور بیا تنظیم کول
6.2 اړوند معلومات
6.3 د سیګنل نل له لارې د ځانګړي چپ ID Intel Arria 10 FPGA IP او Unique Chip ID Intel Cyclone 10 GX FPGA IP ته لاسرسی
6.4 د چپ ID Intel FPGA IP کور بیا تنظیم کول
6.5 د چپ ID Intel FPGA IP کور د کارونکي لارښود آرشیف
7 د چپ ID Intel FPGA IP کور کارونکي لارښود لپاره د سند بیاکتنې تاریخ
8 اسناد / سرچینې
8.1 حوالې
9 اړونده پوسټونه

intel-LOGO

د انټل چپ ID FPGA IP کورونه

intel-Chip-ID-FPGA-IP-Cores-PRODUCT

هر ملاتړ شوی Intel® FPGA یو ځانګړی 64-bit چپ ID لري. د چپ ID Intel FPGA IP کور تاسو ته اجازه درکوي د وسیلې پیژندنې لپاره دا چپ ID ولولئ.

اړوند معلومات

  • د Intel FPGA IP کور پیژندنه
    • د ټولو Intel FPGA IP کورونو په اړه عمومي معلومات وړاندې کوي، پشمول د پیرامیټریز کولو، تولید، لوړولو، او د IP کورونو سمبالول.
  • د ګډ سمیلیټر ترتیب سکریپټ تولید کول
    • د سمولو سکریپټ جوړ کړئ چې د سافټویر یا IP نسخې اپ گریڈونو لپاره لاسي تازه معلوماتو ته اړتیا نلري.

د وسیلې ملاتړ

د IP کورونه ملاتړ شوي وسایل
د چپ ID Intel Stratix® 10 FPGA IP کور Intel Stratix 10
د منفرد چپ ID Intel Arria® 10 FPGA IP کور Intel Arria 10
د منفرد چپ ID Intel Cyclone® 10 GX FPGA IP کور Intel Cyclone 10 GX
د منفرد چپ ID Intel MAX® 10 FPGA IP Intel MAX 10
د ځانګړي چپ ID Intel FPGA IP کور سټراټیکس V ارریا V سایکلون V

اړوند معلومات

  • د ځانګړي چپ ID Intel MAX 10 FPGA IP کور

د چپ ID Intel Stratix 10 FPGA IP کور

  • دا برخه د چپ ID Intel Stratix 10 FPGA IP کور تشریح کوي.

فعالیت توضیحات

د ډاټا_ویلډ سیګنال په لومړني حالت کې ټیټ پیل کیږي چیرې چې د آلې څخه هیڅ معلومات نه لوستل کیږي. د لوستل شوي ان پټ پورټ ته د لوړ څخه تر ټیټ نبض تغذیه کولو وروسته ، د چپ ID Intel Stratix 10 FPGA IP ځانګړی چپ ID لوستل کیږي. د لوستلو وروسته، د IP کور د ډاټا_ویلډ سیګنال ټینګار کوي ترڅو دا په ګوته کړي چې د محصول په بندر کې د ځانګړي چپ ID ارزښت د ترلاسه کولو لپاره چمتو دی. عملیات یوازې هغه وخت تکرار کیږي کله چې تاسو د IP کور بیا تنظیم کړئ. د chip_id [63:0] محصول پورټ د ځانګړي چپ ID ارزښت ساتي تر هغه چې تاسو وسیله بیا تنظیم کړئ یا د IP کور بیا تنظیم کړئ.

یادونه: تاسو نشئ کولی د چپ ID IP کور تقلید وکړئ ځکه چې IP کور د SDM څخه د چپ ID ډیټا په اړه ځواب ترلاسه کوي. د دې IP کور اعتبار کولو لپاره، Intel وړاندیز کوي چې تاسو د هارډویر ارزونه ترسره کړئ.

بندرونه

شکل 1: د چپ ID Intel Stratix 10 FPGA IP کور پورټونه

intel-Chip-ID-FPGA-IP-Cores-FIG-1

جدول 2: د چپ ID Intel Stratix 10 FPGA IP کور پورټس توضیحات

پورټ I/O اندازه (بټ) تفصیل
کلکین داخلول 1 د چپ ID بلاک ته د ساعت سیګنال فیډ کوي. اعظمي ملاتړ شوی فریکونسۍ ستاسو د سیسټم ساعت سره مساوي ده.
بیا تنظیمول داخلول 1 همغږي ریسیټ چې د IP کور بیا تنظیموي.

د IP کور د بیا تنظیمولو لپاره، لږترلږه د 10 کلکین دورې لپاره د ری سیٹ سیګنال لوړ فشار ورکړئ.
ډاټا_درست محصول 1 دا په ګوته کوي چې ځانګړی چپ ID د ترلاسه کولو لپاره چمتو دی. که سیګنال ټیټ وي، د IP کور په لومړني حالت کې دی یا د فیوز ID څخه ډیټا بارولو لپاره پرمختګ کې دی. وروسته له دې چې د IP کور سیګنال تاکید کوي، ډاټا د chip_id [63..0] محصول بندر کې د ترلاسه کولو لپاره چمتو ده.
chip_id محصول 64 د خپل اړوند فیوز ID موقعیت سره سم ځانګړی چپ ID په ګوته کوي. ډاټا یوازې د اعتبار وړ ده کله چې د IP کور د ډاټا_ معتبر سیګنال تایید کړي.

په پاور اپ کې ارزښت 0 ته بیا تنظیم کیږي.

د chip_id [63:0] د محصول پورټ د ځانګړي چپ ID ارزښت ساتي تر هغه چې تاسو وسیله بیا تنظیم کړئ یا د IP کور بیا تنظیم کړئ.
لوستل شوی داخلول 1 لوستل شوي سیګنال د آلې څخه د ID ارزښت لوستلو لپاره کارول کیږي. هرکله چې د سیګنال ارزښت له 1 څخه 0 ته بدل شي ، د IP کور د لوستلو ID عملیات پیلوي.

تاسو باید سیګنال 0 ته وسپارئ کله چې نه کارول کیږي. د لوستلو ID عملیاتو پیل کولو لپاره ، لږترلږه د 3 ساعتونو لپاره سیګنال لوړ وګرځوئ ، بیا یې ټیټ کړئ. د IP کور د چپ ID ارزښت لوستل پیل کوي.

د سیګنال نل له لارې د چپ ID Intel Stratix 10 FPGA IP ته لاسرسی

کله چې تاسو لوستل شوي سیګنال بدل کړئ ، د چپ ID Intel Stratix 10 FPGA IP کور د Intel Stratix 10 وسیلې څخه د چپ ID لوستل پیل کوي. کله چې د چپ ID چمتو وي، د چپ ID Intel Stratix 10 FPGA IP کور د ډاټا_ معتبر سیګنال تاییدوي او J پای ته رسوي.TAG لاسرسی

یادونه: د ځانګړي چپ ID لوستلو هڅه کولو دمخه د بشپړ چپ ترتیب کولو وروسته د tCD2UM سره مساوي ځنډ ته اجازه ورکړئ. د tCD2UM ارزښت لپاره اړونده وسیلې ډیټا شیټ ته مراجعه وکړئ.

د چپ ID Intel Stratix 10 FPGA IP کور بیا تنظیم کول

د IP کور د بیا تنظیمولو لپاره، تاسو باید لږترلږه د لسو ساعتو دورو لپاره د ری سیٹ سیګنال ټینګار وکړئ.

نوټ

  1. د Intel Stratix 10 وسیلو لپاره، د بشپړ چپ پیل کولو وروسته لږترلږه tCD2UM پورې IP کور بیا تنظیم نه کړئ. د tCD2UM ارزښت لپاره اړونده وسیلې ډیټا شیټ ته مراجعه وکړئ.
  2. د IP اصلي انسټیټیوټ لارښودونو لپاره ، تاسو باید د Intel Stratix 10 Configuration User Guide کې د Intel Stratix 10 Reset Reset IP برخې ته مراجعه وکړئ.
اړوند معلومات

د Intel Stratix 10 د ترتیب کارونکي لارښود

  • د ‏‎Intel Stratix 10 Reset Release IP‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ

د چپ ID Intel FPGA IP کورونه

دا برخه لاندې IP کورونه بیانوي

  • د منفرد چپ ID Intel Arria 10 FPGA IP کور
  • د منفرد چپ ID Intel Cyclone 10 GX FPGA IP کور
  • د ځانګړي چپ ID Intel FPGA IP کور

فعالیت توضیحات

د ډیټا_ویلډ سیګنال په لومړني حالت کې ټیټ پیل کیږي چیرې چې د آلې څخه هیڅ معلومات نه لوستل کیږي. د کلکین ان پټ بندر ته د ساعت سیګنال تغذیه کولو وروسته ، د چپ ID Intel FPGA IP کور ځانګړی چپ ID لوستل کیږي. د لوستلو وروسته، د IP کور د ډاټا_ویلډ سیګنال ټینګار کوي ترڅو دا په ګوته کړي چې د محصول په بندر کې د ځانګړي چپ ID ارزښت د ترلاسه کولو لپاره چمتو دی. عملیات یوازې هغه وخت تکرار کیږي کله چې تاسو د IP کور بیا تنظیم کړئ. د chip_id [63:0] محصول پورټ د ځانګړي چپ ID ارزښت ساتي تر هغه چې تاسو وسیله بیا تنظیم کړئ یا د IP کور بیا تنظیم کړئ.

یادونه: د Intel چپ ID IP کور د سمولو ماډل نلري files. د دې IP کور اعتبار کولو لپاره، Intel وړاندیز کوي چې تاسو د هارډویر ارزونه ترسره کړئ.

شکل 2: د چپ ID Intel FPGA IP کور پورټونه

intel-Chip-ID-FPGA-IP-Cores-FIG-2

جدول 3: د چپ ID Intel FPGA IP کور پورټس توضیحات

پورټ I/O اندازه (بټ) تفصیل
کلکین داخلول 1 د چپ ID بلاک ته د ساعت سیګنال فیډ کوي. اعظمي ملاتړ شوي فریکونسۍ په لاندې ډول دي:

• د Intel Arria 10 او Intel Cyclone 10 GX لپاره: 30 MHz.

• د Intel MAX 10، Stratix V، Arria V او Cyclone V: 100 MHz لپاره.
بیا تنظیمول داخلول 1 همغږي ریسیټ چې د IP کور بیا تنظیموي.

د IP کور د بیا تنظیمولو لپاره، لږترلږه د 10 کلکین دورې لپاره د ریسیټ سیګنال لوړ فشار ورکړئ (1).

د chip_id [63:0] د محصول پورټ د ځانګړي چپ ID ارزښت ساتي تر هغه چې تاسو وسیله بیا تنظیم کړئ یا د IP کور بیا تنظیم کړئ.
ډاټا_درست محصول 1 دا په ګوته کوي چې ځانګړی چپ ID د ترلاسه کولو لپاره چمتو دی. که سیګنال ټیټ وي، د IP کور په لومړني حالت کې دی یا د فیوز ID څخه ډیټا بارولو لپاره پرمختګ کې دی. وروسته له دې چې د IP کور سیګنال تاکید کوي، ډاټا د chip_id [63..0] محصول بندر کې د ترلاسه کولو لپاره چمتو ده.
chip_id محصول 64 د خپل اړوند فیوز ID موقعیت سره سم ځانګړی چپ ID په ګوته کوي. ډاټا یوازې د اعتبار وړ ده کله چې د IP کور د ډاټا_ معتبر سیګنال تایید کړي.

په پاور اپ کې ارزښت 0 ته بیا تنظیم کیږي.
د سیګنل نل له لارې د ځانګړي چپ ID Intel Arria 10 FPGA IP او Unique Chip ID Intel Cyclone 10 GX FPGA IP ته لاسرسی

یادونه: د Intel Arria 10 او Intel Cyclone 10 GX چپ ID د لاسرسي وړ نه دی که تاسو نور سیسټمونه یا IP کورونه J ته لاسرسی ومومئTAG په ورته وخت کې د مثال لپارهample، د سیګنال نل II منطق شنونکی، د لیږدونکي Toolkit، په سیسټم کې سیګنالونه یا تحقیقات، او د SmartVID کنټرولر IP کور.

کله چې تاسو د ری سیٹ سیګنال بدل کړئ، د یونیک چپ ID Intel Arria 10 FPGA IP او Unique Chip ID Intel Cyclone 10 GX FPGA IP کورونه د Intel Arria 10 یا Intel Cyclone 10 GX وسیلې څخه د چپ ID لوستل پیل کوي. کله چې د چپ ID چمتو وي، یونیک چپ ID Intel Arria 10 FPGA IP او Unique Chip ID Intel Cyclone 10 GX FPGA IP cores د ډاټا_ویلډ سیګنال ټینګار کوي او J پای ته رسوي.TAG لاسرسی

یادونه: د ځانګړي چپ ID لوستلو هڅه کولو دمخه د بشپړ چپ ترتیب کولو وروسته د tCD2UM سره مساوي ځنډ ته اجازه ورکړئ. د tCD2UM ارزښت لپاره اړونده وسیلې ډیټا شیټ ته مراجعه وکړئ.

د چپ ID Intel FPGA IP کور بیا تنظیم کول

د IP کور د بیا تنظیمولو لپاره، تاسو باید لږترلږه د لسو ساعتو دورو لپاره د ری سیٹ سیګنال ټینګار وکړئ. وروسته له دې چې تاسو د ری سیٹ سیګنال له مینځه یوسئ ، د IP کور د فیوز ID بلاک څخه ځانګړی چپ ID بیا لوستل کوي. د IP کور د عملیاتو بشپړولو وروسته د ډاټا_ معتبر سیګنال تاییدوي.

یادونه: د Intel Arria 10، Intel Cyclone 10 GX، Intel MAX 10، Stratix V، Arria V، او Cyclone V وسیلو لپاره، د بشپړ چپ پیل کولو وروسته لږترلږه tCD2UM پورې IP کور بیا تنظیم نه کړئ. د tCD2UM ارزښت لپاره اړونده وسیلې ډیټا شیټ ته مراجعه وکړئ.

د چپ ID Intel FPGA IP کور د کارونکي لارښود آرشیف

که چیرې د IP اصلي نسخه لیست نه وي، د مخکینۍ IP اصلي نسخه لپاره د کاروونکي لارښود پلي کیږي.

د IP اصلي نسخه د کارن لارښود
18.1 د چپ ID Intel FPGA IP کور کارونکي لارښود
18.0 د چپ ID Intel FPGA IP کور کارونکي لارښود

د چپ ID Intel FPGA IP کور کارونکي لارښود لپاره د سند بیاکتنې تاریخ

د سند نسخه Intel Quartus® لومړی نسخه بدلونونه
2022.09.26 20.3
  • لرې کړل د پروژې مدیریت غوره کړنې لینک
  • تازه شوی فعالیت توضیحات په چپ ID Intel Stratix 10 FPGA IP کور کې.
  • تازه شوی فعالیت توضیحات په چپ ID Intel FPGA IP کور کې.
2020.10.05 20.3
  • په جدول کې د کلکین او بیا تنظیم کولو توضیحات تازه کړل: د چپ ID Intel FPGA IP کور پورټس توضیحات د Intel MAX 10 توضیحات شاملولو لپاره.
  • تازه کړ د چپ ID Intel FPGA IP کور بیا تنظیم کول برخه د Intel MAX 10 وسیلې لپاره ملاتړ شاملولو لپاره.
2019.05.17 19.1 تازه کړ د چپ ID Intel Stratix 10 FPGA IP کور بیا تنظیم کول موضوع د IP اصلي انسټاګرام لارښودونو په اړه دوهم یادداشت اضافه کولو لپاره.
2019.02.19 18.1 په کې د Intel MAX 10 وسیلو لپاره ملاتړ اضافه شوی د IP کورونه او ملاتړ شوي وسایل میز
2018.12.24 18.1
  • زیاته کړه د چپ ID Intel FPGA IP کور د کارونکي لارښود آرشیف برخه
  •  د اړوندو ملاتړ شویو وسیلو په اړه نور توضیحات چمتو کولو لپاره سند بیا تنظیم شوی.
2018.06.08 18.0
  • د لوستل شوي پورټ توضیحات تازه کړل.
  • د ری سیٹ پورټ توضیحات تازه کړل.
2018.05.07 18.0 د چپ ID Intel Stratix 10 FPGA IP IP کور لپاره ریډیډ پورټ اضافه شوی.

 

نیټه نسخه بدلونونه
دسمبر 2017 2017.12.11
  •  د سند سرلیک تازه شوی د الټرا یونیک چپ ID IP کور کارونکي لارښود.
  • زیاته کړه د وسیلې ملاتړ برخه
  •  څخه ګډ او اضافه شوي معلومات Altera Arria 10 ځانګړی چپ ID IP کور کارونکي لارښود او Stratix 10 ځانګړی چپ ID IP کور کارونکي لارښود.
  • Intel ته بیا نومول شوی.
  • تازه شوی فعالیت توضیحات.
  • د Intel Cyclone 10 GX وسیلې ملاتړ اضافه شوی.
می ۲۰۲۳ 2016.05.02
  •  د معیاري IP اصلي معلومات لرې کړل او د Quartus Prime Handbook ته لینک اضافه کړ.
  • د اریریا 10 وسیلې ملاتړ په اړه تازه یادداشت.
سپتمبر، ۲۰۲۰ 2014.09.02 • د "Altera Unique Chip ID" IP کور نوي نوم منعکس کولو لپاره د سند سرلیک تازه شوی.
نیټه نسخه بدلونونه
اګست، ۲۰۲۲ 2014.08.18
  • د میراث پیرامیټر ایډیټر لپاره د پیرامیټریز کولو مرحلې تازه شوي.
  • اضافه شوي یادونه چې دا IP کور د Arria 10 ډیزاینونو ملاتړ نه کوي.
جون، ۲۰۲۴ 2014.06.30
  • د میګا ویزرډ پلگ ان مدیر معلومات د IP کتلاګ سره بدل شوي.
  • د IP کورونو لوړولو په اړه معیاري معلومات اضافه شوي.
  • د معیاري نصب او جواز ورکولو معلومات اضافه شوي.
  • د زاړه وسیلې ملاتړ کچې معلومات لرې کړل. د IP اصلي وسیلې ملاتړ اوس د IP کتلاګ او پیرامیټر مدیر کې شتون لري.
سپتمبر، ۲۰۲۰ 2013.09.20 د "د FPGA وسیلې د چپ ID ترلاسه کول" ته "د FPGA وسیلې ځانګړي چپ ID ترلاسه کول" ته د بیا تکرار لپاره تازه شوی
می، ۲۰۲۰ 1.0 ابتدايي خوشې کول.

فیډبیک واستوئ

اسناد / سرچینې

د انټل چپ ID FPGA IP کورونه [pdf] د کارونکي لارښود
د چپ ID FPGA IP کورونه، چپ ID، FPGA IP کورونه، IP کورونه

حوالې

اړونده پوسټونه

یو نظر پریږدئ

ستاسو بریښنالیک پته به خپره نشي. اړین ساحې په نښه شوي *