F-Tile Interlaken Intel FPGA IP ډیزاین Example
د چټک پیل لارښود
د F-Tile Interlaken Intel® FPGA IP کور د سمولو ټیسټ بینچ چمتو کوي. د هارډویر ډیزاین example چې د تالیف او هارډویر ازموینې ملاتړ کوي به د Intel Quartus® Prime Pro Edition سافټویر نسخه 21.4 کې شتون ولري. کله چې تاسو ډیزاین تولید کړئ example، د پیرامیټر مدیر په اوتومات ډول رامینځته کوي fileد ډیزاین سمولو، تالیف او ازموینې لپاره اړین دي.
د ټیسټ بینچ او ډیزاین example د F-tile وسیلو لپاره NRZ او PAM4 حالت ملاتړ کوي. د F-Tile Interlaken Intel FPGA IP کور ډیزاین تولیدويampد لینونو شمیر او ډیټا نرخونو لاندې ملاتړ شوي ترکیبونو لپاره les.
د لینونو شمیر او ډیټا نرخونو IP ملاتړ شوي ترکیبونه
لاندې ترکیبونه د Intel Quartus Prime Pro Edition سافټویر نسخه 21.3 کې ملاتړ کیږي. نور ټول ترکیبونه به د Intel Quartus Prime Pro Edition په راتلونکي نسخه کې ملاتړ شي.
|
د لینونو شمیر |
د لین نرخ (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | هو | – | هو | هو | – |
| 6 | – | – | – | هو | هو |
| 8 | – | – | هو | هو | – |
| 10 | – | – | هو | هو | – |
| 12 | – | هو | هو | هو | – |
شکل 1. د ډیزاین لپاره د پراختیا ګامونهample
یادونه: د هارډویر تالیف او ازموینه به د Intel Quartus Prime Pro Edition سافټویر نسخه 21.4 کې شتون ولري.
د F-Tile Interlaken Intel FPGA IP کور ډیزاین example د لاندې ځانګړتیاو ملاتړ کوي:
- داخلي TX ته RX سیریل لوپ بیک حالت
- په اوتومات ډول د ثابت اندازې کڅوړې رامینځته کوي
- د بسته بندۍ د چک کولو اساسي وړتیاوې
- د بیا ازموینې هدف لپاره ډیزاین له سره تنظیم کولو لپاره د سیسټم کنسول کارولو وړتیا
شکل 2. د لوړې کچې بلاک ډیاګرام
اړوند معلومات
- F-Tile Interlaken Intel FPGA IP کارن لارښود
- د F-Tile Interlaken Intel FPGA IP خوشې یادښتونه
د هارډویر او سافټویر اړتیاوې
د پخوانۍ ازموینې لپارهampد ډیزاین لپاره، لاندې هارډویر او سافټویر وکاروئ:
- د Intel Quartus Prime Pro Edition سافټویر نسخه 21.3
- د سیسټم کنسول
- ملاتړ شوی سمیلیټر:
- Synopsys* VCS*
- Synopsys VCS MX
- سیمنز* EDA ماډلسیم* SE یا Questa*
یادونه: د ډیزاین لپاره د هارډویر ملاتړ example به د Intel Quartus Prime Pro Edition سافټویر نسخه 21.4 کې شتون ولري.
د ډیزاین تولید
انځور 3. کړنلاره
د ډیزاین پخوانی تولید لپاره دا مرحلې تعقیب کړئample او testbench:
- د Intel Quartus Prime Pro Edition سافټویر کې، کلیک وکړئ File ➤ د نوي Intel Quartus Prime پروژه جوړولو لپاره د نوې پروژې وزرډ، یا کلیک وکړئ File ➤ د موجوده Intel Quartus Prime پروژې خلاصولو لپاره پروژه خلاص کړئ. وزرډ تاسو ته د وسیله مشخص کولو لپاره هڅوي.
- د وسیلې کورنۍ Agilex مشخص کړئ او د خپل ډیزاین لپاره د F-Tile سره وسیله غوره کړئ.
- په IP کتلاګ کې، F-Tile Interlaken Intel FPGA IP ومومئ او دوه ځله کلیک وکړئ. د نوي IP متغیر کړکۍ څرګندیږي.
- د لوړې کچې نوم مشخص کړئ ستاسو د دودیز IP توپیر لپاره. د پیرامیټر مدیر د IP تغیراتو تنظیمات په a کې خوندي کوي file نومول شوی .ip.
- په OK کلیک وکړئ. د پیرامیټر مدیر څرګندیږي.
شکل 4. پخوانیampد ډیزاین ټب
6. په IP ټب کې، د خپل IP اصلي توپیر لپاره پیرامیټونه مشخص کړئ.
7. په Exampد ډیزاین ټب کې ، د ټیسټ بینچ رامینځته کولو لپاره د سمولیشن اختیار غوره کړئ.
یادونه: د ترکیب اختیار د هارډویر پخوانی لپاره دیampلی ډیزاین، کوم چې به د Intel Quartus Prime Pro Edition سافټویر نسخه 21.4 کې شتون ولري.
8. د تولید شوي HDL فارمیټ لپاره، دواړه Verilog او VHDL اختیار شتون لري.
9. د تولید Ex کلیک وکړئampد ډیزاین. د انتخاب Exampد ډیزاین لارښود کړکۍ ښکاري.
10. که تاسو غواړئ ډیزاین بدل کړئ exampد لارښود لار یا نوم له ډیفالټ ښودل شوي (ilk_f_0_example_design)، نوې لارې ته لټون وکړئ او نوې ډیزاین ټایپ کړئampد لارښود نوم.
OK- په هو کلیک وکړئ.
یادونه: په F-Tile Interlaken Intel FPGA IP ډیزاین example، یو سیسټم پی ایل ایل په اوتومات ډول سمدلاسه کیږي، او د F-Tile Interlaken Intel FPGA IP کور سره وصل شوی. په ډیزاین کې د SystemPLL درجه بندي لاره exampلی دی:
example_design.test_env_inst.test_dut.dut.pll
د سیسټم پی ایل ایل په ډیزاین کې example ورته 156.26 MHz حواله ساعت د لیږدونکي په توګه شریکوي.
د لارښود جوړښت
د F-Tile Interlaken Intel FPGA IP کور لاندې تولیدوي files د ډیزاین لپاره exampLe:
شکل 5. د لارښود جوړښت
جدول 2. د هارډویر ډیزاین Example File توضیحات
دا files په کې ديample_installation_dir>/ilk_f_0_example_design لارښود.
| File نومونه | تفصیل |
| example_design.qpf | د Intel Quartus Prime پروژه file. |
| example_design.qsf | د Intel Quartus Prime پروژې ترتیبات file |
| example_design.sdc jtag_time_template.sdc | د Synopsys ډیزاین محدودیت file. تاسو کولی شئ د خپل ډیزاین لپاره کاپي او ترمیم کړئ. |
| sysconsole_testbench.tcl | اصلي file د سیسټم کنسول ته د لاسرسي لپاره |
یادونه: د ډیزاین لپاره د هارډویر ملاتړ example به د Intel Quartus Prime Pro Edition سافټویر نسخه 21.4 کې شتون ولري.
جدول 3. ټیسټ بینچ File تفصیل
دا file په کې دیample_installation_dir>/ilk_f_0_example_design/ example_design/rtl لارښود.
| File نوم | تفصیل |
| top_tb.sv | د لوړې کچې ټیسټ بینچ file. |
جدول 4. د ټیسټ بینچ سکریپټونه
دا files په کې ديample_installation_dir>/ilk_f_0_example_design/ example_design/testbench لارښود
| File نوم | تفصیل |
| run_vcs.sh | د ټیسټ بینچ چلولو لپاره Synopsys VCS سکریپټ. |
| run_vcsmx.sh | د ټیسټ بینچ چلولو لپاره Synopsys VCS MX سکریپټ. |
| run_mentor.tcl | د سیمنز EDA ماډل سیم SE یا Questa سکریپټ د ټیسټ بینچ چلولو لپاره. |
د ډیزاین سمول کول Example Testbench
شکل 6. طرزالعمل
د ټیسټ بینچ سمولو لپاره دا مرحلې تعقیب کړئ:
- د کمانډ پرامپټ کې ، د ټیسټ بینچ سمولیشن لارښود ته بدل کړئ. د لارښود لاره دهample_installation_dir>/example_design/ testbench.
- د خپلې خوښې ملاتړ شوي سمیلیټر لپاره د سمولو سکریپټ چل کړئ. سکریپټ په سمیلیټر کې ټیسټ بینچ تالیف او چلوي. ستاسو سکریپټ باید وګوري چې د SOP او EOP شمیرې د سمولو بشپړیدو وروسته سره سمون لري.
جدول 5. د سمولو د چلولو مرحلې
| سیمالټ | لارښوونې |
|
VCS |
د کمانډ لاین کې، ټایپ کړئ:
sh run_vcs.sh |
|
VCS MX |
د کمانډ لاین کې، ټایپ کړئ:
sh run_vcsmx.sh |
|
ماډلسیم SE یا Questa |
د کمانډ لاین کې، ټایپ کړئ:
vsim -do run_mentor.tcl که تاسو د ماډل سیم GUI له راوړلو پرته تقلید ته ترجیح ورکړئ ، ټایپ کړئ:
vsim -c -do run_mentor.tcl |
3. پایلې تحلیل کړئ. یو بریالی سمول پاکټونه لیږي او ترلاسه کوي، او "ټیسټ پاس شوی" ښکاره کوي.
د ډیزاین لپاره د ټیسټ بینچ example لاندې دندې بشپړوي:
- د F-Tile Interlaken Intel FPGA IP کور انسټیټیوټ کوي.
- د PHY حالت چاپوي.
- د میټا فریم همغږي (SYNC_LOCK) او د کلمې (بلاک) حدود (WORD_LOCK) چک کوي.
- د انفرادي لینونو د تړلو او سمون لپاره انتظار کوي.
- د کڅوړو لیږد پیل کوي.
- د کڅوړې احصایې چک کوي:
- د CRC24 تېروتنې
- SOPs
- EOPs
لاندې sample output د بریالي سمولیشن ټیسټ چلول په ګوته کوي:
د ډیزاین تالیف کول Example
- پخوانی ډاډ ترلاسه کړئampد ډیزاین نسل بشپړ شوی.
- د Intel Quartus Prime Pro Edition سافټویر کې، د Intel Quartus Prime پروژه خلاص کړئample_installation_dir>/example_design.qpf>.
- د پروسس کولو مینو کې، کلیک کول پیل کړئ.
ډیزاین Exampلی تفصیل
ډیزاین example د انټرلیکن IP کور فعالیتونه ښیې.
ډیزاین Exampد اجزاو
د پخوانيampلی ډیزاین سیسټم او د PLL حوالې ساعتونه او اړین ډیزاین برخې سره نښلوي. د پخوانيample ډیزاین د IP کور په داخلي لوپ بیک حالت کې تنظیموي او د IP کور TX کارونکي ډیټا لیږد انٹرفیس کې پاکټونه رامینځته کوي. د IP کور دا پاکټونه د داخلي لوپ بیک لارې ته د لیږدونکي له لارې لیږي.
وروسته له دې چې د IP کور ریسیور د لوپ بیک په لاره کې پاکټونه ترلاسه کوي ، دا د انټرلیکن پاکټونه پروسس کوي او د RX کارونکي ډیټا لیږد انٹرفیس کې یې لیږدوي. د پخوانيampد ډیزاین چک کوي چې پاکټونه ترلاسه شوي او لیږدول شوي میچ.
د F-Tile Interlaken Intel IP ډیزاین exampپه دې کې لاندې اجزا شامل دي:
- F-Tile Interlaken Intel FPGA IP کور
- د بسته بندۍ جنراتور او د پاکټ چیکر
- د F-ټایل حواله او سیسټم PLL د Intel FPGA IP کور کلکس کوي
د انٹرفیس سیګنالونه
جدول 6. ډیزاین مثالampد انٹرفیس سیګنالونه
| د بندر نوم | هدایت | عرض (بټ) | تفصیل |
|
mgmt_clk |
داخلول |
1 |
د سیسټم ساعت داخلول. د ساعت فریکونسۍ باید 100 MHz وي. |
|
pll_ref_clk |
داخلول |
1 |
د لیږدونکي حوالې ساعت. د RX CDR PLL چلوي. |
| rx_pin | داخلول | د لینونو شمیر | د ترلاسه کونکي SERDES ډیټا پن. |
| tx_pin | محصول | د لینونو شمیر | د SERDES ډیټا پن لیږدول. |
| rx_pin_n(1) | داخلول | د لینونو شمیر | د ترلاسه کونکي SERDES ډیټا پن. |
| tx_pin_n(1) | محصول | د لینونو شمیر | د SERDES ډیټا پن لیږدول. |
|
mac_clk_pll_ref |
داخلول |
1 |
دا سیګنال باید د PLL لخوا پرمخ وړل شي او باید د ورته ساعت سرچینه وکاروي چې pll_ref_clk چلوي.
دا سیګنال یوازې د PAM4 حالت وسیلې تغیراتو کې شتون لري. |
| usr_pb_reset_n | داخلول | 1 | سیسټم بیا تنظیمول. |
(1) یوازې د PAM4 ډولونو کې شتون لري.
Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه.
* نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
نقشه ثبت کړئ
یادونه:
- ډیزاین Exampد راجستر پته د 0x20** سره پیل کیږي پداسې حال کې چې د انټرلیکن IP اصلي راجستر پته د 0x10** سره پیل کیږي.
- د F-tile PHY راجستر پته د 0x30** سره پیل کیږي پداسې حال کې چې د F-tile FEC راجستر پته د 0x40** سره پیل کیږي. د FEC راجستر یوازې د PAM4 حالت کې شتون لري.
- د لاسرسي کوډ: RO—یوازې لوستل، او RW—لوستل/لیکل.
- د سیسټم کنسول د ډیزاین example ثبت کوي او په سکرین کې د ازموینې حالت راپور ورکوي.
جدول 7. ډیزاین مثالampد راجستر نقشه
| آفسټ | نوم | لاسرسی | تفصیل |
| 8'h00 | ساتل شوی | ||
| 8'h01 | ساتل شوی | ||
|
8'h02 |
سیسټم PLL بیا تنظیم کړئ |
RO |
لاندې بټونه د سیسټم PLL د بیا تنظیمولو غوښتنه او ارزښت فعالولو ته اشاره کوي:
• بټ [0] – sys_pll_rst_req • بټ [1] – sys_pll_rst_en |
| 8'h03 | RX لین ترتیب شوی | RO | د RX لین سمون په ګوته کوي. |
|
8'h04 |
WORD تړل شوی |
RO |
[NUM_LANES-1:0] – د کلمې (بلاک) د حدودو پیژندنه. |
| 8'h05 | همغږي تړل شوې | RO | [NUM_LANES-1:0] – د میټا فریم همغږي کول. |
| 8'h06 - 8'h09 | د CRC32 تېروتنې شمېره | RO | د CRC32 غلطی شمیره په ګوته کوي. |
| 8'h0A | د CRC24 تېروتنې شمېره | RO | د CRC24 غلطی شمیره په ګوته کوي. |
|
8'h0B |
د اوور فلو / زیرو سیګنال |
RO |
لاندې ټکي په ګوته کوي:
• بټ [3] – د TX زیرمه سیګنال • بټ [2] – د TX ډیر جریان سیګنال • بټ [1] – د RX اوور فلو سیګنال |
| 8'h0C | د SOP شمیره | RO | د SOP شمیره په ګوته کوي. |
| 8'h0D | د EOP شمیره | RO | د EOP شمیره په ګوته کوي |
|
8'h0E |
د تېروتنې شمېره |
RO |
د لاندې غلطیو شمیر په ګوته کوي:
• د لین د سمون له لاسه ورکول • د غیرقانوني کنټرول کلمه • د غیرقانوني چوکاټ کولو نمونه • د SOP یا EOP شاخص ورک شوی |
| 8'h0F | لیږل_ډاټا_mm_clk | RW | د جنراتور سیګنال د فعالولو لپاره له 1 څخه تر بټ [0] ولیکئ. |
|
8'h10 |
د چک کولو تېروتنه |
د چیکر تېروتنه په ګوته کوي. (د SOP ډیټا تېروتنه، د چینل شمیره تېروتنه، او د PLD ډیټا تېروتنه) | |
| 8'h11 | د سیسټم PLL لاک | RO | بټ [0] د PLL تالا اشاره کوي. |
|
8'h14 |
د TX SOP شمیره |
RO |
د پیکټ جنریټر لخوا رامینځته شوي SOP شمیره په ګوته کوي. |
|
8'h15 |
د TX EOP شمیره |
RO |
د پیکټ جنریټر لخوا تولید شوي EOP شمیره په ګوته کوي. |
| 8'h16 | پرله پسې کڅوړه | RW | د دوامداره کڅوړې فعالولو لپاره له 1 څخه تر بټ [0] ولیکئ. |
| ادامه… | |||
| آفسټ | نوم | لاسرسی | تفصیل |
| 8'h39 | د ECC تېروتنې شمېره | RO | د ECC غلطیو شمیر په ګوته کوي. |
| 8'h40 | ECC د غلطۍ شمیره سمه کړه | RO | د سمون شوي ECC غلطیو شمیر په ګوته کوي. |
| 8'h50 | tile_tx_rst_n | WO | ټایل د TX لپاره SRC ته بیا تنظیم کړئ. |
| 8'h51 | ټایل_rx_rst_n | WO | د RX لپاره SRC ته ټایل بیا تنظیم کړئ. |
| 8'h52 | tile_tx_rst_ack_n | RO | د TX لپاره د SRC څخه د ټایل ری سیٹ اعتراف. |
| 8'h53 | tile_rx_rst_ack_n | RO | د RX لپاره د SRC څخه د ټایل ری سیٹ اعتراف. |
بیا تنظیم کړئ
په F-Tile Interlaken Intel FPGA IP کور کې، تاسو ری سیٹ (reset_n=0) پیل کړئ او تر هغه وخته پورې یې ونیسئ تر څو چې IP کور د ری سیٹ اقرار بیرته راګرځوي (reset_ack_n=0). وروسته له دې چې ری سیٹ لرې شي (ری سیٹ_n = 1)، د بیا تنظیم کولو اعتراف بیرته خپل لومړني حالت ته راستون کیږي
(reset_ack_n=1). په ډیزاین کې example، یو rst_ack_sticky راجستر د ری سیٹ اعتراف ادعا لري او بیا د ری سیٹ لرې کول هڅوي (reset_n=1). تاسو کولی شئ بدیل میتودونه وکاروئ چې ستاسو ډیزاین اړتیاو سره سم وي.
مهم: په هر حالت کې چیرې چې داخلي سیریل لوپ بیک ته اړتیا وي، تاسو باید د F-ټایل TX او RX په یو ځانګړي ترتیب کې جلا کړئ. د نورو معلوماتو لپاره د سیسټم کنسول سکریپټ ته مراجعه وکړئ.
شکل 7. ترتیب په NRZ حالت کې بیا تنظیم کړئ
شکل 8. ترتیب په PAM4 حالت کې بیا تنظیم کړئ
F-Tile Interlaken Intel FPGA IP ډیزاین Exampد کارن لارښود آرشیف
که چیرې د IP اصلي نسخه لیست نه وي، د مخکینۍ IP اصلي نسخه لپاره د کاروونکي لارښود پلي کیږي.
| د Intel Quartus Prime نسخه | د IP اصلي نسخه | د کارن لارښود |
| 21.2 | 2.0.0 | F-Tile Interlaken Intel FPGA IP ډیزاین Exampد کارونکي لارښود |
د F-Tile Interlaken Intel FPGA IP ډیزاین Exampد کارونکي لارښود
| د سند نسخه | د Intel Quartus Prime نسخه | IP نسخه | بدلونونه |
| 2021.10.04 | 21.3 | 3.0.0 | • د نوي لین نرخ ترکیبونو لپاره ملاتړ اضافه شوی. د نورو معلوماتو لپاره، مراجعه وکړئ جدول: د لینونو شمیر او د معلوماتو نرخ IP ملاتړ شوی ترکیبونه.
• په برخه کې د ملاتړ شوي سمیلیټر لیست تازه کړی: د هارډویر او سافټویر اړتیاوې. • په برخه کې د نوي بیا تنظیم شوي راجسترونه اضافه شوي: نقشه ثبت کړئ. |
| 2021.06.21 | 21.2 | 2.0.0 | ابتدايي خوشې کول. |
اسناد / سرچینې
 |
intel F-tile Interlaken Intel FPGA IP ډیزاین Example [pdf] د کارونکي لارښود F-Tile Interlaken Intel FPGA IP ډیزاین Example، F-Tile، Interlaken Intel FPGA IP ډیزاین Example، Intel FPGA IP ډیزاین Example، IP ډیزاین Example، ډیزاین Example |
