GPIO Intel FPGA IP کارن لارښود

د GPIO Intel® FPGA IP کور د عمومي هدف I/O (GPIO) ځانګړتیاو او برخو ملاتړ کوي. تاسو کولی شئ GPIOs په عمومي غوښتنلیکونو کې وکاروئ کوم چې د لیږدونکي ، حافظې انٹرفیسونو ، یا LVDS لپاره ځانګړي ندي.

د GPIO IP کور یوازې د Intel Arria® 10 او Intel Cyclone® 10 GX وسیلو لپاره شتون لري. که تاسو د Stratix® V، Arria V، یا Cyclone V وسیلو څخه ډیزاینونه مهاجرت کوئ، تاسو باید د ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، یا ALTIOBUF IP کورونه مهاجرت کړئ.

اړوند معلومات

په 22 پاڼه کې د ارریا V، سایکلون V، او Stratix V وسیلو لپاره د IP مهاجرت جریان

د Intel Stratix 10 I/O پلي کولو لارښوونې
د Intel Stratix 10 وسیلو لپاره د GPIOIP اصلي کارونکي لارښود چمتو کوي.
د Intel FPGA IP کور پیژندنه
د ټولو Intel FPGA IP کورونو په اړه عمومي معلومات وړاندې کوي، پشمول د پیرامیټریز کولو، تولید، لوړولو، او د IP کورونو سمبالول.

د نسخې - خپلواک IP او Qsys سمولیشن سکریپټونو رامینځته کول
د سمولو سکریپټ جوړ کړئ چې د سافټویر یا IP نسخې اپ گریڈونو لپاره لاسي تازه معلوماتو ته اړتیا نلري.
د پروژې مدیریت غوره کړنې
ستاسو د پروژې او IP د موثر مدیریت او پورټ وړتیا لپاره لارښوونې files.

GPIO Intel FPGA IP کارن لارښود آرشیف په 24 پاڼه کې
د GPIO IP کور پخوانیو نسخو لپاره د کاروونکو لارښودونو لیست چمتو کوي.
د دوه ځله ډیټا نرخ I/O (ALTDDIO_IN, ALTDIO_OUT, and ALTDIO_BIDIR) IP کور کارونکي لارښود

I/O بفر (ALTIOBUF) د IP کور کارونکي لارښود

د GPIO Intel FPGA IP لپاره د معلوماتو خپرول

د Intel FPGA IP نسخې تر 19.1 پورې د Intel Quartus® Prime Design Suite سافټویر نسخو سره سمون لري. د Intel Quartus Prime Design Suite سافټویر نسخه 19.2 کې پیل کول، Intel FPGA IP د نوي نسخې سکیم لري.

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

ISO 9001:2015 ثبت شوی

د Intel FPGA IP نسخه (XYZ) شمیره د هر Intel Quartus Prime سافټویر نسخه سره بدلیدلی شي. بدلون په کې:

ایکس د IP لوی بیاکتنې ته اشاره کوي. که تاسو د Intel Quartus Prime سافټویر تازه کړئ، تاسو باید IP بیا تولید کړئ.

Y په ګوته کوي چې IP نوي ځانګړتیاوې لري. خپل IP بیا تولید کړئ ترڅو دا نوي ځانګړتیاوې شاملې کړي.
Z په ګوته کوي چې په IP کې کوچني بدلونونه شامل دي. خپل IP بیا تولید کړئ ترڅو دا بدلونونه شامل کړئ.

جدول 1. د GPIO Intel FPGA IP کور اوسنۍ خپرونې معلومات

توکي	تفصیل
IP نسخه	20.0.0
د Intel Quartus Prime نسخه	21.2
د خپریدو نیټه	2021.06.23

د GPIO Intel FPGA IP ځانګړتیاوې

د GPIO IP کور کې د وسیلې I/O بلاکونو ملاتړ لپاره ځانګړتیاوې شاملې دي. تاسو کولی شئ د GPIO IP کور تنظیم کولو لپاره د Intel Quartus Prime پیرامیټر مدیر وکاروئ.

د GPIO IP کور دا برخې چمتو کوي:

د دوه ګونی ډیټا نرخ داخل/آؤټ پوټ (DDIO) - یو ډیجیټل برخه چې د ارتباطي چینل ډیټا نرخ دوه چنده کوي یا نیمایي کوي.

د ځنډ زنځیرونه - د ځنډ زنځیرونه تنظیم کړئ ترڅو ځانګړي ځنډ ترسره کړي او د I/O وخت بندولو کې مرسته وکړي.
I/O بفر - پیډونه د FPGA سره وصل کړئ.

د GPIO Intel FPGA IP ډیټا لارې

شکل 1. لوړه کچه View د واحد پای GPIO

جدول 2. د GPIO IP کور ډیټا لارې حالتونه

د معلوماتو لاره	د راجستر کولو حالت
	بای پاس	ساده راجستر	DDR I/O
	بای پاس	ساده راجستر	بشپړ نرخ	نیمه کچه
داخلول	ډاټا د ځنډ عنصر څخه اصلي ته ځي، د ټولو دوه ګوني ډیټا نرخ I/Os (DDIOs) څخه تیریږي.	د بشپړې کچې DDIO د یو ساده راجستر په توګه کار کوي، د نیمې درجې DDIOs په پام کې نیولو سره. فټر غوره کوي چې ایا راجستر په I/O کې بسته کړي یا راجستر په اصلي برخه کې پلي کړي ، د ساحې او سوداګرۍ وخت پورې اړه لري.	د بشپړې کچې DDIO د یو منظم DDIO په توګه کار کوي، د نیمې کچې DDIOs په پام کې نیولو سره.	بشپړ نرخ DDIO د منظم DDIO په توګه کار کوي. د نیمې کچې DDIOs د بشپړ نرخ ډیټا نیمه نرخ ډیټا ته بدلوي.
محصول	ډاټا له اصلي څخه مستقیم د ځنډ عنصر ته ځي، د ټولو DDIOs په پام کې نیولو سره.	د بشپړې کچې DDIO د یو ساده راجستر په توګه کار کوي، د نیمې درجې DDIOs په پام کې نیولو سره. فټر غوره کوي چې ایا راجستر په I/O کې بسته کړي یا راجستر په اصلي برخه کې پلي کړي ، د ساحې او سوداګرۍ وخت پورې اړه لري.	د بشپړې کچې DDIO د یو منظم DDIO په توګه کار کوي، د نیمې کچې DDIOs په پام کې نیولو سره.	بشپړ نرخ DDIO د منظم DDIO په توګه کار کوي. د نیمې کچې DDIOs د بشپړ نرخ ډیټا نیمه نرخ ډیټا ته بدلوي.
دوه اړخيزه	د محصول بفر دواړه د آوټ پټ پن او ان پټ بفر چلوي.	د بشپړ نرخ DDIO د ساده راجستر په توګه کار کوي. د محصول بفر دواړه د آوټ پټ پن او ان پټ بفر چلوي.	بشپړ نرخ DDIO د منظم DDIO په توګه کار کوي. د محصول بفر دواړه د آوټ پټ پن او ان پټ بفر چلوي. د ان پټ بفر د دریو فلیپ فلاپونو سیټ چلوي.	بشپړ نرخ DDIO د منظم DDIO په توګه کار کوي. د نیمې نرخ DDIOs د بشپړ نرخ ډیټا نیمه نرخ ته بدلوي. د محصول بفر دواړه د آوټ پټ پن او ان پټ بفر چلوي. د ان پټ بفر د دریو فلیپ فلاپونو سیټ چلوي.

که تاسو غیر متناسب واضح او مخکینۍ سیګنالونه کاروئ، ټول DDIO ورته سیګنالونه شریکوي.

نیمه نرخ او بشپړ نرخ DDIOs د جلا ساعتونو سره وصل دي. کله چې تاسو د نیمې نرخ او بشپړ نرخ DDIOs کاروئ، د بشپړ نرخ ساعت باید د نیم نرخ فریکونسۍ دوه چنده پرمخ ولاړ شي. تاسو کولی شئ د وخت اړتیاو پوره کولو لپاره د مختلف مرحلو اړیکې وکاروئ.

اړوند معلومات
په 12 پاڼه کې د ننوتلو او محصول بس لوړ او ټیټ بټونه

د ننوتلو لاره

پیډ د ان پټ بفر ته ډاټا لیږي، او د ان پټ بفر د ځنډ عنصر تغذیه کوي. وروسته له دې چې ډاټا د ځنډ عنصر محصول ته لاړ شي، د پروګرام وړ بای پاس ملټي پلیکسر د کارولو لپاره ځانګړتیاوې او لارې غوره کوي. د هر ان پټ لاره دوه سیونه لريtagد DDIOs es، کوم چې بشپړ نرخ او نیمه نرخ دي.

شکل 2. ساده شوی View د واحد پای GPIO ان پټ لاره

پیډ معلومات ترلاسه کوي.
DDIO IN (1) د ck_fr په لوړیدو او راټیټیدو څنډو کې ډیټا نیسي او ډاټا ، سیګنالونه (A) او (B) په لاندې څپې شکل کې ، د واحد ډیټا نرخ کې لیږي.
DDIO IN (2) او DDIO IN (3) د معلوماتو نرخ نیمایي کوي.
dout [3:0] ډاټا د نیم نرخ بس په توګه وړاندې کوي.

شکل 3. د نیمه نرخ تبادلې سره د DDIO حالت کې د لارې ویوفارم داخل کړئ

په دې شمیره کې، ډاټا د بشپړ نرخ ساعت څخه په دوه ګوني ډیټا نرخ کې نیم ساعت ساعت ته د واحد ډیټا نرخ کې ځي. د معلوماتو نرخ په څلورو ویشل شوی او د بس اندازه د ورته تناسب لخوا زیاته شوې. د GPIO IP کور له لارې ټولیز ټریپټ پاتې دی.

د مختلف سیګنالونو ترمینځ د وخت اصلي اړیکه ممکن د ځانګړي ډیزاین ، ځنډونو او مرحلو پورې اړه ولري چې تاسو د بشپړ نرخ او نیم نرخ ساعتونو لپاره غوره کوئ.

یادونه: د GPIO IP کور د دوه اړخیز پنونو متحرک کیلیبریشن ملاتړ نه کوي. د غوښتنلیکونو لپاره چې د دوه اړخیز پنونو متحرک کیلیبریشن ته اړتیا لري، اړونده معلوماتو ته مراجعه وکړئ.

اړوند معلومات

د موازي انٹرفیسونو لپاره PHY لایټ د Intel FPGA IP کور کارونکي لارښود: Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسیلې
د غوښتنلیکونو لپاره نور معلومات چمتو کوي چې د دوه اړخیزه پنونو لپاره متحرک OCT ته اړتیا لري.
محصول او محصول په 7 پاڼه کې د لارو فعالول

د محصول او محصول فعالولو لارې

د محصول ځنډ عنصر د محصول بفر له لارې پیډ ته ډیټا لیږي.

د هر محصول لاره دوه s لريtagد DDIOs es، چې نیمه نرخ او بشپړ نرخ دي.

شکل 4. ساده شوی View د واحد پای GPIO محصول لاره

شکل 5. د نیمه نرخ تبادلې سره د DDIO حالت کې د آوټ پټ پاتھ ویوفارم

شکل 6. ساده شوی View د محصول فعالولو لاره

د محصول د لارې او د محصول فعالولو (OE) لارې ترمنځ توپیر دا دی چې د OE لاره د بشپړ نرخ DDIO نلري. د OE په لاره کې د بسته شوي راجستر پلي کولو مالتړ لپاره، یو ساده راجستر د بشپړې کچې DDIO په توګه کار کوي. د ورته دلیل لپاره، یوازې یو نیمه نرخ DDIO شتون لري.

د OE لاره په لاندې دریو بنسټیزو حالتونو کې کار کوي:

بای پاس - اصلي ډیټا مستقیم د ځنډ عنصر ته لیږي ، د ټولو DDIOs په پام کې نیولو سره.
بسته شوی راجستر - د DDIO نیمه نرخ څخه تیریږي.

د SDR محصول په نیمه نرخ - نیمه نرخ DDIOs ډیټا له بشپړ نرخ څخه نیمه نرخ ته بدلوي.

اړوند معلومات

د موازي انٹرفیسونو لپاره PHY لایټ د Intel FPGA IP کور کارونکي لارښود: Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسیلې
د غوښتنلیکونو لپاره نور معلومات چمتو کوي چې د دوه اړخیزه پنونو لپاره متحرک OCT ته اړتیا لري.
په 5 پاڼه کې د ننوتلو لاره

GPIO Intel FPGA IP انٹرفیس سیګنالونه

د پیرامیټر تنظیماتو پورې اړه لري چې تاسو یې مشخص کوئ ، د GPIO IP کور لپاره مختلف انٹرفیس سیګنالونه شتون لري.

شکل 7. د GPIO IP کور انٹرفیسونه

شکل 8. د GPIO انٹرفیس سیګنالونه

جدول 3. د پیډ انٹرفیس سیګنالونه

د پیډ انٹرفیس د GPIO IP کور څخه پیډ ته فزیکي اړیکه ده. دا انٹرفیس کیدای شي د ننوتلو، محصول یا دوه اړخیز انٹرفیس وي، د IP اصلي ترتیب پورې اړه لري. په دې جدول کې، SIZE د معلوماتو عرض دی چې د IP کور پیرامیټر مدیر کې مشخص شوی.

د سیګنال نوم	هدایت	تفصیل
pad_in[SIZE-1:0]	داخلول	د پیډ څخه سیګنال داخل کړئ.
pad_in_b[SIZE-1:0]	داخلول	د پیډ څخه د توپیر ان پټ سیګنال منفي نوډ. دا پورټ شتون لري که تاسو چالان کړئ د توپیر بفر وکاروئ اختیار
pad_out[SIZE-1:0]	محصول	پیډ ته د محصول سیګنال.
pad_out_b[SIZE-1:0]	محصول	پیډ ته د توپیر تولید سیګنال منفي نوډ. دا پورټ شتون لري که تاسو چالان کړئ د توپیر بفر وکاروئ اختیار
pad_io[SIZE-1:0]	دوه اړخيزه	د پیډ سره دوه اړخیز سیګنال اړیکه.
pad_io_b[SIZE-1:0]	دوه اړخيزه	د پیډ سره د توپیر دوه اړخیز سیګنال اړیکې منفي نوډ. دا پورټ شتون لري که تاسو چالان کړئ د توپیر بفر وکاروئ اختیار

جدول 4. د ډیټا انٹرفیس سیګنالونه

د ډیټا انٹرفیس د GPIO IP کور څخه FPGA کور ته د ننوتلو یا آؤټ پټ انٹرفیس دی. په دې جدول کې، SIZE د معلوماتو عرض دی چې د IP کور پیرامیټر مدیر کې مشخص شوی.

د سیګنال نوم	هدایت	تفصیل
din[DATA_SIZE-1:0]	داخلول	د محصول یا دوه اړخیز حالت کې د FPGA کور څخه ډیټا ان پټ. DATA_SIZE د راجستر حالت پورې اړه لري: بای پاس یا ساده راجستر—DATA_SIZE = SIZE DDIO د نیمې نرخ منطق پرته—DATA_SIZE = 2 × SIZE DDIO د نیمې نرخ منطق سره—DATA_SIZE = 4 × SIZE
ډاټ[DATA_SIZE-1:0]	محصول	د FPGA کور ته د معلوماتو محصول په ان پټ یا دوه اړخیز حالت کې، DATA_SIZE د راجستر حالت پورې اړه لري: بای پاس یا ساده راجستر—DATA_SIZE = SIZE DDIO د نیمې نرخ منطق پرته—DATA_SIZE = 2 × SIZE DDIO د نیمې نرخ منطق سره—DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	داخلول	د FPGA کور څخه د آوټ پوټ حالت کې OE ان پټ سره د محصول فعالولو پورټ فعال کړئ فعال شوی، یا دوه اړخیز حالت. OE فعاله لوړه ده. کله چې ډیټا لیږدئ، دا سیګنال 1 ته وټاکئ. کله چې ډاټا ترلاسه کوئ، دا سیګنال 0 ته وټاکئ. OE_SIZE د راجستر حالت پورې اړه لري: بای پاس یا ساده راجستر—DATA_SIZE = SIZE DDIO د نیمې نرخ منطق پرته—DATA_SIZE = SIZE DDIO د نیمې نرخ منطق سره—DATA_SIZE = 2 × SIZE

جدول 5. د ساعت انٹرفیس سیګنالونه

د ساعت انٹرفیس د ننوتلو ساعت انٹرفیس دی. دا د مختلف سیګنالونو څخه جوړ دی، د ترتیب پورې اړه لري. د GPIO IP کور کولی شي صفر، یو، دوه، یا څلور ساعتونه ولري. د ساعت بندرونه په مختلف ترتیبونو کې په مختلف ډول څرګندیږي ترڅو د ساعت سیګنال لخوا ترسره شوي اصلي فعالیت منعکس کړي.

د سیګنال نوم	هدایت	تفصیل
ck	داخلول	د ننوتلو او محصول په لارو کې، دا ساعت یو بسته شوي راجستر یا DDIO تغذیه کوي که تاسو بند کړئ د نیم نرخ منطق پیرامیټر په دوه طرفه حالت کې، دا ساعت د ننوتلو او محصول لارو لپاره ځانګړی ساعت دی که تاسو بند کړئ جلا ان پټ/آؤټ پوټ ساعتونه پیرامیټر
ck_fr	داخلول	د ننوتلو او محصول په لارو کې، دا ساعتونه د بشپړ نرخ او نیمه نرخ DDIOs تغذیه کوي که چیرې تاسو پیل کړئ د نیم نرخ منطق پیرامیټر په دوه اړخیز حالت کې ، د ننوتلو او محصول لارې دا ساعتونه کاروي که تاسو بند کړئ جلا ان پټ/آؤټ پوټ ساعتونه پیرامیټر
ck_hr	داخلول
ck_in	داخلول	په دوه اړخیزه حالت کې، دا ساعتونه د ننوتلو او محصول لارو کې بسته شوي راجستر یا DDIO تغذیه کوي که تاسو دا دواړه تنظیمات مشخص کړئ: بند کړئ د نیم نرخ منطق پیرامیټر چالان کړئ جلا ان پټ/آؤټ پوټ ساعتونه پیرامیټر
ck_out	داخلول
ck_fr_in	داخلول	په دوه اړخیز حالت کې، دا ساعتونه د ان پټ او آوټ پټو لارو کې د بشپړ نرخ او نیمه نرخ DDIOS تغذیه کوي که تاسو دا دواړه تنظیمات مشخص کړئ چالان کړئ د نیم نرخ منطق پیرامیټر چالان کړئ جلا ان پټ/آؤټ پوټ ساعتونه پیرامیټر د مثال لپارهample، ck_fr_out د محصول په لاره کې د بشپړ نرخ DDIO تغذیه کوي.
ck_fr_out
ck_hr_in
ck_hr_out
cke	داخلول	ساعت فعال کړئ.

جدول 6. د ختمیدو انٹرفیس سیګنالونه

د ختمولو انٹرفیس د GPIO IP کور د I/O بفرونو سره نښلوي.

د سیګنال نوم	هدایت	تفصیل
د لړۍ پایښت کنټرول	داخلول	د ټرمینیشن کنټرول بلاک (OCT) څخه بفرونو ته داخل کړئ. دا د بفر لړۍ خنډ ارزښت ټاکي.
د موازي تعدیل کنټرول	داخلول	د ټرمینیشن کنټرول بلاک (OCT) څخه بفرونو ته داخل کړئ. دا د بفر موازي خنډ ارزښت ټاکي.

جدول 7. د انٹرفیس سیګنالونه بیا تنظیم کړئ

د ری سیٹ انٹرفیس د GPIO IP کور د DDIOs سره وصل کوي.

د سیګنال نوم	هدایت	تفصیل
sclr	داخلول	همغږي روښانه داخل. شتون نلري که تاسو sset فعال کړئ.
aclr	داخلول	غیر متناسب واضح داخل. فعال لوړ. شتون نلري که تاسو شتمنۍ فعاله کړئ.
اسټ	داخلول	غیر متناسب سیټ ان پټ. فعال لوړ. شتون نلري که تاسو aclr فعال کړئ.
sset	داخلول	همغږي سیټ داخل. شتون نلري که تاسو sclr فعال کړئ.

اړوند معلومات
په 12 پاڼه کې د ننوتلو او محصول بس لوړ او ټیټ بټونه

شریک شوي سیګنالونه

د ننوتلو، محصول، او OE لارې ورته روښانه او مخکینۍ سیګنالونه شریکوي.
د محصول او OE لاره د ورته ساعت سیګنالونه شریکوي.

د ډیټا بټ آرډر د ډیټا انٹرفیس لپاره

شکل 9. د ډاټا بټ آرډر کنوانسیون

دا ارقام د ډین، ډاټ او ای ډیټا سیګنالونو لپاره د بټ آرډر کنوانسیون ښیې.

که د ډیټا بس اندازه ارزښت SIZE وي، LSB په سم ځای کې دی.

که د ډیټا بس اندازه ارزښت 2 × SIZE وي، بس د SIZE دوه کلمو څخه جوړ شوی.
که د ډیټا بس اندازه 4 × SIZE ارزښت ولري، بس د SIZE له څلورو کلمو څخه جوړ شوی.
LSB د هرې کلمې په سم ځای کې دی.

ښي-ډیره کلمه د آوټ پټ بسونو لپاره د وتلو لومړۍ کلمه او د ان پټ بسونو لپاره لومړۍ کلمه په ګوته کوي.

اړوند معلومات
په 5 پاڼه کې د ننوتلو لاره

Input او Output بس لوړ او ټیټ بټونه

د انپټ یا آوټ پوټ سیګنالونو کې لوړ او ټیټ بټونه د ډین او ډاټ ان پټ او آوټ پوټ بسونو کې شامل دي.

د بس داخلول

د ډین بس لپاره، که datain_h او datain_l لوړ او ټیټ بټونه وي، د هر پلنوالی سره datain_width وي:

datain_h = din[(2× datain_width – 1):datain_width]

datain_l = din[(datain_width - 1):0]

د مثال لپارهample, for din [7:0] = 8'b11001010:

datain_h = 4'b1100

datain_l = 4'b1010

د تولید بس

د ډاټ بس لپاره، که dataout_h او dataout_l لوړ او ټیټ بټونه وي، د هر پلنوالی سره د dataout_width وي:

dataout_h = dout[(2 × dataout_width – 1): dataout_width]
dataout_l = dout[(د معلوماتو_چوپړ - 1):0]

د مثال لپارهample, for dout[7:0] = 8'b11001010:

dataout_h = 4'b1100
dataout_l = 4'b1010

د ډیټا انٹرفیس سیګنالونه او ورته ساعتونه

جدول 8. د ډیټا انٹرفیس سیګنالونه او ورته ساعتونه

د سیګنال نوم	د پیرامیټر تشکیلات			ساعت
د سیګنال نوم	د راجستر کولو حالت	نیمه نرخ	جلا ساعتونه
دن	ساده راجستر DDIO	بند	بند	ck
	DDIO	On	بند	ck_hr
	ساده راجستر DDIO	بند	On	ck_in
	DDIO	On	On	ck_hr_in
ډاټ oe	ساده راجستر DDIO	بند	بند	ck
	DDIO	On	بند	ck_hr
	ساده راجستر DDIO	بند	On	ck_out
	DDIO	On	On	ck_hr_out
sclr sset ټول پیډ سیګنالونه	ساده راجستر DDIO	بند	بند	ck
	DDIO	On	بند	ck_fr
	ساده راجستر DDIO	بند	On	د ننوتلو لاره: ck_in د محصول لاره: ck_out
	DDIO	On	On	د ننوتلو لاره: ck_fr_in د محصول لاره: ck_fr_out

د سرچینو کارولو او ډیزاین فعالیت تایید کول

تاسو کولی شئ د Intel Quartus Prime تالیف راپورونو ته مراجعه وکړئ ترڅو د سرچینې کارولو او ستاسو ډیزاین فعالیت په اړه توضیحات ترلاسه کړئ.

په مینو کې، کلیک وکړئ پروسس کول ➤ د تالیف پیل کول د بشپړ تالیف چلولو لپاره.
د ډیزاین راټولولو وروسته، کلیک وکړئ پروسس کول ➤ د تالیف راپور.

په کارولو سره فهرست, ته ورشئ فټر ➤ د سرچینو برخه.
a. ته view د سرچینې کارولو معلومات، غوره کړئ د سرچینې کارولو لنډیز.
ب ته view د سرچینې کارولو معلومات، غوره کړئ د ادارې لخوا د سرچینو کارول.

د GPIO Intel FPGA IP پیرامیټر تنظیمات

تاسو کولی شئ د Intel Quartus Prime سافټویر کې د GPIO IP کور لپاره د پیرامیټر تنظیمات تنظیم کړئ. د اختیارونو درې ډلې شتون لري: جنرال, بفر، او ثبتونه.

جدول 9. د GPIO IP اصلي پیرامیټونه – عمومي

پیرامیټر	حالت	اجازه ورکړل شوي ارزښتونه	تفصیل
د معلوماتو لارښوونه	—	داخلول محصول بیدیر	د GPIO لپاره د معلوماتو لارښود مشخص کوي.
د معلوماتو عرض	—	له 1 څخه تر 128 پورې	د معلوماتو پلنوالی مشخص کوي.
د میراث لوړ کچې پورټ نومونه وکاروئ	—	On بند	د ورته پورټ نومونه وکاروئ لکه څنګه چې په Stratix V، Arria V، او Cyclone V وسیلو کې. د مثال لپارهample، dout dataout_h او dataout_l کیږي، او din datain_h او datain_l کیږي. یادونه: د دې بندرونو چلند د Stratix V، Arria V، او Cyclone V وسیلو په پرتله توپیر لري. د مهاجرت لارښود لپاره، اړونده معلوماتو ته مراجعه وکړئ.

جدول 10. د GPIO IP اصلي پیرامیټونه – بفر

پیرامیټر	حالت	اجازه ورکړل شوي ارزښتونه	تفصیل
د توپیر بفر وکاروئ	—	On بند	که چالان شي، د توپیر I/O بفر فعالوي.
د سیډو توپیر بفر وکاروئ	د معلوماتو لارښود = محصول د توپیر بفر وکاروئ = آن	On بند	که چیرې د محصول په حالت کې فعال شي، د سیډو توپیري محصول بفرونه فعالوي. دا اختیار په اتوماتيک ډول د دوه اړخیز حالت لپاره فعال شوی که تاسو چالان کړئ د توپیر بفر وکاروئ.
د بس هولډ سرکټرۍ وکاروئ	د معلوماتو لارښود = داخل یا بیدیر د توپیر بفر کارول = بند	On بند	که چالان شي، د بس هولډ سرکټري کولی شي په کمزوري ډول په I/O پن کې سیګنال په خپل وروستي چلونکي حالت کې وساتي چیرې چې د محصول بفر حالت به 1 یا 0 وي مګر لوړ خنډ نه وي.
د خلاصې ډرین محصول وکاروئ	د معلوماتو لارښود = محصول یا بیدیر د توپیر بفر کارول = بند	On بند	که چیرې فعال شي، د خلاصې ډرین محصول وسیله ته وړتیا ورکوي چې د سیسټم کچې کنټرول سیګنالونه چمتو کړي لکه د مداخلې او لیکلو وړ سیګنالونه چې ستاسو په سیسټم کې د ډیری وسیلو لخوا تاکید کیدی شي.
د محصول فعالولو پورټ فعال کړئ	د معلوماتو لارښود = محصول	On بند	که چالان شوی وي، د OE بندر ته د کاروونکي ان پټ فعالوي. دا اختیار په اوتومات ډول د دوه اړخیز حالت لپاره فعال شوی.
د لړۍ پایښت / موازي تعدیل بندرونه فعال کړئ	—	On بند	که چالان شوی وي، د محصول بفر لړۍ پایښت کنټرول او موازي کنټرول بندرونه فعالوي.

جدول 11. د GPIO IP اصلي پیرامیټونه – راجسترونه

پیرامیټر	حالت	اجازه ورکړل شوي ارزښتونه	تفصیل
د راجستر کولو حالت	—	هیڅ نه ساده راجستر DDIO	د GPIO IP کور لپاره د راجستر حالت مشخص کوي: هیڅ نه- له بفر څخه/ته د تار یو ساده اتصال مشخص کوي. ساده راجستر- مشخص کوي چې DDIO د واحد ډیټا نرخ حالت (SDR) کې د ساده راجستر په توګه کارول کیږي. فیټر کولی شي دا راجستر په I/O کې بسته کړي. DDIO- مشخص کوي چې د IP کور DDIO کاروي.
همغږي روښانه / مخکینی پورټ فعال کړئ	د راجسټریشن حالت = DDIO	هیڅ نه روښانه مخکینۍ	د همغږي ریسیټ پورټ پلي کولو څرنګوالی مشخص کوي. هیڅ نه- د همغږي ریسیټ بندر غیر فعالوي. روښانه- د همغږي پاکو لپاره د SCLR بندر فعالوي. مخکینۍ- د همغږي پریسټ لپاره د SSET بندر فعالوي.
غیر متناسب واضح / مخکینی پورټ فعال کړئ	د راجسټریشن حالت = DDIO	هیڅ نه روښانه مخکینۍ	د غیر متناسب ریسیټ پورټ پلي کولو څرنګوالی مشخص کوي. هیڅ نه- د غیر متناسب ری سیٹ بندر غیر فعالوي. روښانه- د غیر متناسب پاکو لپاره د ACLR بندر فعالوي. مخکینۍ- د غیر متناسب پریزیټ لپاره د ASET بندر فعالوي. د ACLR او ASET سیګنالونه فعال لوړ دي.
ساعت فعال کړئ بندرونه فعال کړئ	د راجسټریشن حالت = DDIO	On بند	Onد ساعت فعال (CKE) پورټ افشا کوي ترڅو تاسو کنټرول کړئ کله چې ډیټا دننه یا بهر وي. دا سیګنال ستاسو د کنټرول پرته د معلوماتو تیریدو مخه نیسي. بند- د ساعت فعالولو پورټ نه افشا کیږي او معلومات تل په اتوماتيک ډول د راجستر څخه تیریږي.
د نیم نرخ منطق	د راجسټریشن حالت = DDIO	On بند	که چالان شي، د نیمې کچې DDIO فعالوي.
جلا ان پټ / آؤټ پوټ ساعتونه	د معلوماتو لارښوونه = بیدیر د راجستر حالت = ساده راجستر یا DDIO	On بند	که چالان شوي وي، په دوه اړخیز حالت کې د ان پټ او آوټ پټو لارو لپاره جلا ساعتونه (CK_IN او CK_OUT) فعالوي.

اړوند معلومات

په 12 پاڼه کې د ننوتلو او محصول بس لوړ او ټیټ بټونه
لارښود: په 23 مخ کې په مهاجرت شوي IP کې datain_h او datain_l بندرونه بدل کړئ

بسته بندي ثبت کړئ

د GPIO IP کور تاسو ته اجازه درکوي چې راجستر په ساحه کې بسته کړئ ترڅو ساحه او د سرچینو کارول خوندي کړئ.

تاسو کولی شئ د بشپړ نرخ DDIO د فلیپ فلاپ په توګه د ان پټ او آوټ پوټ لار کې تنظیم کړئ. د دې کولو لپاره، په دې جدول کې لست شوي .qsf دندې اضافه کړئ.

جدول 12. د بسته بندۍ QSF دندې ثبت کړئ

لاره	د QSF دنده
د ننوتلو راجستر بسته بندي	د QSF دنده set_instance_assignment -نوم FAST_INPUT_REGISTER آن -to
د محصول راجستر بسته بندي	set_instance_assignment -نوم FAST_OUTPUT_REGISTER ON -to
محصول د راجستر بسته بندي فعالوي	set_instance_assignment -نوم FAST_OUTPUT_ENABLE_REGISTER آن -تر

یادونه: دا دندې د راجستر بسته بندي تضمین نه کوي. په هرصورت، دا دندې فیټر ته وړتیا ورکوي چې قانوني ځای پرځای کړي. که نه نو، فیټر فلیپ فلاپ په کور کې ساتي.

GPIO Intel FPGA IP وخت

د GPIO IP کور فعالیت د I/O محدودیتونو او د ساعت مرحلو پورې اړه لري. ستاسو د GPIO ترتیب لپاره د وخت اعتبار کولو لپاره، Intel وړاندیز کوي چې تاسو د وخت تحلیل کونکي وکاروئ.

اړوند معلومات
د Intel Quartus Prime Timeing Analyser

د وخت اجزا

د GPIO IP اصلي وخت اجزا له دریو لارو څخه جوړه ده.

د I/O انٹرفیس لارې — له FPGA څخه بهرني ترلاسه کونکي وسیلو ته او د بهرني لیږدونکي وسیلو څخه FPGA ته.
د ډیټا او ساعت اصلي انٹرفیس لارې — له I/O څخه کور ته او له کور څخه I/O ته.
د لیږد لارې — له نیمې نرخ څخه بشپړ نرخ DDIO ته ، او له بشپړ نرخ څخه نیمې نرخ DDIO ته.

یادونه: د وخت تحلیل کونکی د DDIO_IN او DDIO_OUT بلاکونو دننه لاره د تور بکسونو په توګه چلند کوي.

شکل 10. د لارې د وخت اجزا داخل کړئ

شکل 11. د وتلو لارې د وخت اجزا

شکل 12. محصول د لارې د وخت اجزا فعالوي

د ځنډ عناصر

د Intel Quartus Prime سافټویر په اوتومات ډول د ځنډ عناصر نه تنظیموي ترڅو د I/O وخت تحلیل کې سستي اعظمي کړي. د وخت بندولو یا سلیک اعظمي کولو لپاره ، د ځنډ عناصر په لاسي ډول د Intel Quartus Prime تنظیماتو کې تنظیم کړئ file (.qsf).

جدول 13. د ځنډ عناصر .qsf دندې

د ځنډ عناصرو ته د لاسرسي لپاره دا دندې په .qsf کې مشخص کړئ.

د ځنډ عنصر	.qsf دنده
د ننوتلو ځنډ عنصر	ته د_انستانسې_تسلیح -نوم INPUT_DELAY_CHAIN <0..63>
د تولید ځنډ عنصر	ته د_انستانسې_تسلیح -نوم OUTPUT_DELAY_CHAIN <0..15>
محصول د ځنډ عنصر فعال کړئ	ته د_انستانسې_تسلیح -نوم OE_DELAY_CHAIN <0..15>

د وخت تحلیل

د Intel Quartus Prime سافټویر په اوتومات ډول د GPIO IP کور لپاره د SDC وخت محدودیتونه نه رامینځته کوي. تاسو باید په لاسي ډول د وخت محدودیتونه دننه کړئ.

د وخت لارښوونې تعقیب کړئ او پخوانیampد دې لپاره چې ډاډ ترلاسه شي چې د وخت تحلیل کونکی د I/O وخت په سمه توګه تحلیل کوي.

د I/O انٹرفیس لارو لپاره د مناسب وخت تحلیل ترسره کولو لپاره، په .sdc کې د سیسټم ساعت پن په وړاندې د ډیټا پنونو د سیسټم کچې محدودیتونه مشخص کړئ. file.
د اصلي انٹرفیس لارو لپاره د مناسب وخت تحلیل ترسره کولو لپاره، دا د ساعت ترتیبات په .sdc کې تعریف کړئ file:
- اصلي راجسترونو ته ساعت
- د ساده راجستر او DDIO حالتونو لپاره I/O راجسترونو ته ساعت

اړوند معلومات
AN 433: د سرچینې - همغږي انٹرفیس محدودیت او تحلیل
د سرچینې - همغږي انٹرفیسونو محدودولو او تحلیل کولو تخنیکونه تشریح کوي.

د واحد ډیټا نرخ داخلولو راجستر

شکل 13. د واحد ډیټا نرخ داخلولو راجستر

جدول 14. د واحد ډیټا نرخ داخلولو راجستر .sdc کمانډ Examples

امر	کمانډ Example	تفصیل
جوړ_کلک	جوړ_کلک -نوم sdr_in_clk -دوره "100 MHz" sdr_in_clk	د ننوتلو ساعت لپاره د ساعت ترتیب رامینځته کوي.
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	د وخت تحلیل کونکي ته لارښوونه کوي چې د 0.15 ns ان پټ ځنډ سره د ان پټ I/O وخت تحلیل کړي.

بشپړ نرخ یا نیمه نرخ DDIO ان پټ راجستر

د بشپړ نرخ او نیمه نرخ DDIO ان پټ راجسترونو ان پټ اړخ ورته دی. تاسو کولی شئ د FPGA ته د آف چپ ټرانسمیټر ماډل کولو لپاره د مجازی ساعت په کارولو سره سیسټم په سمه توګه محدود کړئ.

شکل 14. د بشپړ نرخ یا نیمه نرخ DDIO ان پټ راجستر

جدول 15. بشپړ نرخ یا نیمه نرخ DDIO ان پټ راجستر .sdc کمانډ Examples

امر	کمانډ Example	تفصیل
جوړ_کلک	جوړ_کلک -نوم virtual_clock دوره "200 MHz" جوړ_کلک -نوم ddio_in_clk دوره "200 MHz" ddio_in_clk	د مجازی ساعت او DDIO ساعت لپاره د ساعت ترتیب جوړ کړئ.
set_input_delay	set_input_delay-clock مجازی_کلک 0.25 ddio_in_data set_input_delay -add_delay -کلک_فال -کلاک مجازی_کلک 0.25 ddio_in_data	د وخت تحلیل کونکي ته لارښوونه وکړئ چې د مثبت ساعت څنډه او د لیږد منفي ساعت څنډه تحلیل کړي. په دوهم set_input_delay کمانډ کې -add_delay یادونه وکړئ.
set_false_path	set_false_path -fall_from virtual_clock -reise_to ddio_in_clk set_false_path -reise_from virtual_clock -fall_to ddio_in_clk	د وخت شنونکي ته لارښوونه وکړئ چې د مثبت ساعت څنډه د منفي څنډې محرک ثبت ته له پامه غورځوي، او د منفي ساعت څنډه د مثبت څنډې محرک راجستر ته واړوي. یادونه: د ck_hr فریکونسۍ باید د ck_fr فریکونسۍ نیمایي وي. که I/O PLL ساعتونه چلوي، تاسو کولی شئ د derive_pll_clocks .sdc کمانډ کارولو په اړه فکر وکړئ.

د واحد ډیټا نرخ محصول راجستر

شکل 15. د واحد ډیټا نرخ تولید راجستر

جدول 16. د واحد ډیټا نرخ محصول راجستر .sdc کمانډ Examples

امر	کمانډ Example	تفصیل
create_clock او create_generated_clock	جوړ_کلک -نوم sdr_out_clk دوره "100 MHz" sdr_out_clk جوړ_جوړ شوی_کلک - سرچینه sdr_out_clk -نوم sdr_out_outclk sdr_out_outclk	د لیږد لپاره د سرچینې ساعت او د محصول ساعت تولید کړئ.
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	د وخت تحلیل کونکي ته لارښوونه کوي چې د محصول ډیټا تحلیل کړي ترڅو د لیږد لپاره د محصول ساعت په مقابل کې لیږدول شي.

بشپړ نرخ یا نیمه نرخ DDIO محصول راجستر

د بشپړ نرخ او نیمه نرخ DDIO محصول راجسترونو محصول اړخ ورته دی.

جدول 17. د DDIO محصول راجستر .sdc کمانډ Examples

امر	کمانډ Example	تفصیل
create_clock او create_generated_clock	جوړ_کلک -نوم ddio_out_fr_clk دوره "200 MHz" ddio_out_fr_clk جوړ_جوړ شوی_کلک - سرچینه ddio_out_fr_clk -نوم ddio_out_fr_outclk ddio_out_fr_outclk	DDIO ته ساعتونه او د لیږد لپاره ساعت تولید کړئ.
set_output_delay	set_output_delay - clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -کلک_زوال -ساعت ddio_out_fr_outclk 0.55 ddio_out_fr_data	د وخت تحلیل کونکي ته لارښوونه وکړئ چې د تولید ساعت په وړاندې مثبت او منفي ډاټا تحلیل کړي.
set_false_path	set_false_path -reise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -reise_to ddio_out_fr_outclk	د وخت تحلیل کونکي ته لارښوونه وکړئ چې د محصول ساعت د رالویدو څنډې په مقابل کې د سرچینې ساعت مخ په ډیریدو څنډه له پامه غورځوي ، او د محصول ساعت د ډیریدونکي څنډې په مقابل کې د سرچینې ساعت ښکته څنډه له پامه غورځوي

د وخت بندولو لارښوونې

د GPIO ان پټ راجسترونو لپاره، د ان پټ I/O لیږد احتمال لري د هولډ وخت ناکام شي که تاسو د ان پټ ځنډ سلسله تنظیم نه کړئ. دا ناکامي د دې سبب کیږي چې د ساعت ځنډ د معلوماتو ځنډ څخه لوی وي.

د هولډ وخت پوره کولو لپاره، د ننوتلو ځنډ سلسله په کارولو سره د ان پټ ډیټا لارې ته ځنډ اضافه کړئ. په عموم کې، د ننوتلو ځنډ سلسله د 60 سرعت درجې کې په هر ګام کې شاوخوا 1 ps دی. د وخت تیرولو لپاره د اندازې ان پټ ځنډ سلسله ترتیب ترلاسه کولو لپاره، د منفي هولډ سست په 60 ps ویشئ.

په هرصورت، که چیرې I/O PLL د GPIO ان پټ راجسترونو ساعتونه چلوي (ساده راجستر یا DDIO حالت)، تاسو کولی شئ د خسارې حالت د سرچینې سنکرونس حالت ته تنظیم کړئ. فټر به هڅه وکړي چې I/O PLL د غوره ترتیب لپاره تنظیم کړي او د ان پټ I/O وخت تحلیل لپاره سست وساتي.

د GPIO محصول او محصول فعالولو راجسترونو لپاره، تاسو کولی شئ د محصول ډیټا او ساعت کې ځنډ اضافه کړئ د محصول او محصول په کارولو سره د ځنډ زنځیر فعال کړئ.

که تاسو د تنظیم کولو وخت سرغړونه وګورئ، تاسو کولی شئ د تولید ساعت ځنډ سلسله ترتیب زیات کړئ.
که تاسو د هولډ وخت سرغړونه وګورئ، تاسو کولی شئ د محصول ډیټا ځنډ سلسله ترتیب زیات کړئ.

GPIO Intel FPGA IP ډیزاین Examples

د GPIO IP کور کولی شي ډیزاین تولید کړيamples چې د پیرامیټر مدیر کې ستاسو د IP ترتیب سره سمون لري. تاسو کولی شئ د دې ډیزاین څخه کار واخلئamples د IP کور او په سمولونو کې د متوقع چلند د رامینځته کولو لپاره د حوالې په توګه.

تاسو کولی شئ ډیزاین تولید کړئ exampد GPIO IP کور پیرامیټر مدیر څخه. وروسته له دې چې تاسو هغه پیرامیټونه تنظیم کړئ چې تاسو یې غواړئ، کلیک وکړئ تولید کړئ Exampد ډیزاین. د IP کور ډیزاین تولیدوي exampسرچینه files په هغه لارښود کې چې تاسو یې مشخص کوئ.

16 شکل. سرچینه Files په تولید شوي ډیزاین Exampلارښود

یادونه: د .qsys files د ډیزاین په جریان کې د داخلي کارونې لپاره ديampیوازې نسل. تاسو نشئ کولی دا .qsys ترمیم کړئ files.

د GPIO IP کور ترکیب وړ Intel Quartus Prime Design Example

د ترکیب وړ ډیزاین example د تالیف لپاره چمتو پلیټ فارم ډیزاینر سیسټم دی چې تاسو کولی شئ د Intel Quartus Prime پروژه کې شامل کړئ.

د ډیزاین تولید او کارول Example

د ترکیب وړ Intel Quartus Prime ډیزاین تولید لپاره exampله سرچینې څخه files، په ډیزاین کې لاندې کمانډ چل کړئ exampلارښود:

quartus_sh -t make_qii_design.tcl

د کارولو لپاره دقیق وسیله مشخص کولو لپاره، لاندې کمانډ چل کړئ:

quartus_sh -t make_qii_design.tcl [د وسیله_نوم]

د TCL سکریپټ د qii لارښود جوړوي چې پکې ed_synth.qpf پروژه لري file. تاسو کولی شئ دا پروژه د Intel Quartus Prime سافټویر کې خلاص او تالیف کړئ.

GPIO IP کور سمولیشن ډیزاین Example

د سمولو ډیزاین example ستاسو د GPIO IP کور پیرامیټر تنظیمات کاروي ترڅو د سمولیشن ډرایور سره وصل شوي IP مثال رامینځته کړي. ډرایور تصادفي ترافیک رامینځته کوي او په داخلي توګه د وتلو ډیټا قانونيیت چیک کوي.

د ډیزاین کارولample، تاسو کولی شئ د یو واحد کمانډ په کارولو سره سمولیشن چل کړئ، د سمیلیټر پورې اړه لري چې تاسو یې کاروئ. سمولیشن ښیې چې تاسو څنګه کولی شئ د GPIO IP کور وکاروئ.

د ډیزاین تولید او کارول Example

د سمولو ډیزاین تولید لپاره exampله سرچینې څخه fileد ویریلوګ سمیلیټر لپاره، په ډیزاین کې لاندې کمانډ پرمخ وړئampلارښود:

quartus_sh -t make_sim_design.tcl

د سمولو ډیزاین تولید لپاره exampله سرچینې څخه fileد VHDL سمیلیټر لپاره، په ډیزاین کې لاندې کمانډ پرمخ وړئampلارښود:

quartus_sh -t make_sim_design.tcl VHDL

د TCL سکریپټ یو سم ډایرکټر رامینځته کوي چې فرعي ډایرکټرونه لري — یو د هر ملاتړ شوي سمولیشن وسیلې لپاره. تاسو کولی شئ د هرې سمولو وسیلې لپاره سکریپټونه په اړوند لارښودونو کې ومومئ.

د ارریا V، سایکلون V، او Stratix V وسیلو لپاره د IP مهاجرت جریان

د IP مهاجرت جریان تاسو ته اجازه درکوي د ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، او ALTIOBUF IP کور د Arria V، Cyclone V، او Stratix V وسیلو د Intel Arria 10 او Intel Cyclone 10 GX وسیلو GPIO IP کور ته واستوئ.

دا د IP مهاجرت جریان د GPIO IP کور ترتیبوي ترڅو د ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، او ALTIOBUF IP کور ترتیبات سره سمون ومومي، تاسو ته اجازه درکوي چې د IP کور بیا تولید کړئ.

یادونه: ځینې IP کورونه یوازې په ځانګړو حالتونو کې د IP مهاجرت جریان ملاتړ کوي. که ستاسو د IP کور په داسې حالت کې وي چې ملاتړ نه کوي، تاسو ممکن د GPIO IP کور لپاره د IP پیرامیټر ایډیټر چلولو ته اړتیا ولرئ او د IP کور په لاسي ډول تنظیم کړئ.

ستاسو د ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، او ALTIOBUF IP کورونه مهاجرت کول

د خپل ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، او ALTIOBUF IP کور GPIO Intel FPGA IP کور ته د مهاجرت کولو لپاره، دا مرحلې تعقیب کړئ:

خپل ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، یا ALTIOBUF IP کور د IP پیرامیټر ایډیټر کې خلاص کړئ.
په اوس مهال غوره شوې وسیله کورنۍ، انتخاب کړئ Intel Arria 10 or Intel Cyclone 10 GX.
کلیک وکړئ ختم د GPIO IP پیرامیټر مدیر خلاصولو لپاره.
د IP پیرامیټر ایډیټر د GPIO IP کور ترتیبات د ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، یا ALTIOBUF اصلي ترتیباتو ته ورته ترتیبوي.
که چیرې د دواړو ترمینځ کوم متناسب تنظیمات شتون ولري ، غوره کړئ نوي ملاتړ شوي تنظیمات.
کلیک وکړئ ختم د IP کور بیا تولید لپاره.
خپل ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، یا ALTIOBUF IP کور انسټیټیشن په RTL کې د GPIO IP کور سره بدل کړئ.

یادونه: د GPIO IP کور پورټ نومونه ممکن د ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، یا ALTIOBUF IP کور پورټ نومونو سره سمون ونلري. له همدې امله، په ساده ډول په انسټاګرام کې د IP اصلي نوم بدلول ممکن کافي نه وي.

اړوند معلومات
په 12 پاڼه کې د ننوتلو او محصول بس لوړ او ټیټ بټونه

لارښود: په مهاجرت شوي IP کې datain_h او datain_l بندرونه بدل کړئ

کله چې تاسو خپل GPIO IP له پخوانیو وسیلو څخه GPIO IP کور ته واستوئ، تاسو کولی شئ فعال کړئ د میراث لوړ کچې پورټ نومونه وکاروئ د GPIO IP کور پیرامیټر مدیر کې اختیار. په هرصورت، د GPIO IP کور کې د دې بندرونو چلند د IP کور په پرتله توپیر لري چې د Stratix V، Arria V، او Cyclone V وسیلو لپاره کارول کیږي.

د GPIO IP کور دا بندرونه د دې ساعت په څنډو کې د محصول راجسترونو ته رسوي:

datain_h — د ساعت په مخ پر ډیریدو څنډه کې
datain_l — د ساعت په ښکته کیدو څنډه کې

که تاسو خپل GPIO IP د Stratix V، Arria V، او Cyclone V وسیلو څخه مهاجرت کړی، نو کله چې تاسو د GPIO IP کور لخوا رامینځته شوی IP انسټیټ کړئ نو د ډیټاین_h او ډیټاین_ل بندرونه بدل کړئ.

اړوند معلومات
په 12 پاڼه کې د ننوتلو او محصول بس لوړ او ټیټ بټونه

GPIO Intel FPGA IP کارن لارښود آرشیف

د IP نسخې د Intel Quartus Prime Design Suite سافټویر نسخو ته ورته دي تر v19.1 پورې. د Intel Quartus Prime Design Suite سافټویر نسخه 19.2 یا وروسته، د IP کورونه د نوي IP نسخه سکیم لري.

که چیرې د IP اصلي نسخه لیست نه وي، د مخکینۍ IP اصلي نسخه لپاره د کاروونکي لارښود پلي کیږي.

د IP اصلي نسخه	د کارن لارښود
20.0.0	GPIO Intel FPGA IP کارن لارښود: Intel Arria 10 او Intel Cyclone 10 GX وسیلې
19.3.0	GPIO Intel FPGA IP کارن لارښود: Intel Arria 10 او Intel Cyclone 10 GX وسیلې
19.3.0	GPIO Intel FPGA IP کارن لارښود: Intel Arria 10 او Intel Cyclone 10 GX وسیلې
18.1	GPIO Intel FPGA IP کارن لارښود: Intel Arria 10 او Intel Cyclone 10 GX وسیلې
18.0	GPIO Intel FPGA IP کارن لارښود: Intel Arria 10 او Intel Cyclone 10 GX وسیلې
17.1	د Intel FPGA GPIO IP کور کارونکي لارښود
17.0	د الټرا GPIO IP کور کارونکي لارښود
16.1	د الټرا GPIO IP کور کارونکي لارښود
16.0	د الټرا GPIO IP کور کارونکي لارښود
14.1	د الټرا GPIO میګا فنکشن کارونکي لارښود
13.1	د الټرا GPIO میګا فنکشن کارونکي لارښود

د GPIO Intel FPGA IP کارن لارښود لپاره د سند بیاکتنې تاریخ: Intel Arria 10 او Intel Cyclone 10 GX وسایل

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
2021.07.15	21.2	20.0.0	ډیاګرام تازه کړی چې ساده ښیي view د ډوټ[0] څخه د ډاټ[3] او ډاوټ[3] ته ډاټ[0] ته تازه کولو لپاره د واحد پای GPIO ان پټ لاره.
2021.03.29	21.1	20.0.0	د GPIO IP نسخه شمیره 20.0.0 ته تازه کړه.
2021.03.12	20.4	19.3.0	د IP مهاجرت لارښود تازه کړی ترڅو مشخص کړي چې GPIO IP ډیټاین_h په مخ پر ودې څنډه کې او datain_l په ښکته څنډه کې چلوي.
2019.10.01	19.3	19.3.0	د ځنډ عناصرو په اړه موضوع کې د .qsf تفویض کوډونو کې د ټایپوګرافیکي تېروتنه سمه شوې.
2019.03.04	18.1	18.1	د ننوت لارې په اړه موضوعاتو کې ، او د محصول او محصول فعالولو لارې: په موضوعاتو کې یادداشتونه سم کړي ترڅو مشخص کړي چې د GPIO Intel FPGA IP د دوه اړخیز پنونو متحرک کیلیبریشن ملاتړ نه کوي. د موازي انٹرفیسونو Intel FPGA IP کور کارونکي لارښود لپاره PHY لایټ ته لینکونه اضافه شوي: Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX Devices د غوښتنلیکونو په اړه د نورو معلوماتو لپاره چې د دوه اړخیزو پنونو لپاره متحرک کیلیبریشن ته اړتیا لري.
2018.08.28	18.0	18.0	د Intel FPGA GPIO IP کور کارونکي لارښود څخه GPIO Intel FPGA IP کارن لارښود ته سند بیرته ورکړل شوی: Intel Arria 10 او Intel Cyclone 10 GX Devices. د Intel Stratix 10 GPIO IP کارونکي لارښود ته لینک اضافه کړ. IP د "Intel FPGA GPIO" څخه "GPIO Intel FPGA IP" ته بدل کړ. د "clk_fr" او "clk_hr" څخه "ck_fr" او "ck_hr" ته سم شوي مثالونه. د اصلي IP اصلي سیګنال نومونو ښودلو لپاره د GPIO IP ان پټ لاره او د محصول لارې ډیاګرامونه تازه کړل.

نیټه	نسخه	بدلونونه
نومبر ۲۰۲۰	2017.11.06	د Intel Cyclone 10 GX وسیلو لپاره ملاتړ اضافه شوی. په GPIO IP کور کې د سیګنال نومونو سره سمون لپاره په ارقامو کې د سیګنال نومونه تازه کړل. د محصول لارې څپې اضافه شوې. د "Altera GPIO IP core" په نوم "Intel FPGA GPIO IP کور" ته بدل شو. د "Altera IOPLL IP core" په نوم "Intel FPGA IOPLL IP کور" ته بدل شو. د "TimeQuest Timeing Analyzer" په نوم "Timeing Analyzer" بدل شو. د "Qsys" نوم په "پلیټ فارم ډیزاینر" بدل شو. روښانه کړه چې د ASET او ACLR نښې فعالې لوړې دي.
می ۲۰۲۳	2017.05.08	د GPIO بفر پیرامیټونو لیست کولو میز تازه کړی ترڅو د شرایطو مشخص کړي د بس هولډ سرکټرۍ وکاروئ د پیرامیټر اختیار. د Intel په توګه بیا نومول شوی.
اکتوبر ۲۰۲۲	2016.10.31	د ننوتلو لارې څپې تازه کړې. یوه موضوع اضافه کړه چې په ډین او ډاټ بسونو کې لوړ او ټیټ بټونه بیانوي.
اګست ۲۰۱۹	2016.08.05	په GPIO IP کور کې د متحرک OCT ملاتړ په اړه یادداشتونه اضافه شوي. د پیرامیټ تنظیماتو په اړه موضوع تازه کړه ترڅو دقت او وضاحت ښه کړي. د ډیزاین پخوانی تولید په اړه برخه تازه کړهample. د میراث بندرونو چلند په اړه د لارښود موضوع اضافه کړه کله چې تاسو د Stratix V، Arria V، او Cyclone V وسیلو څخه GPIO IP کور ته مهاجرت کوئ. د روښانتیا او د حوالې د اسانتیا لپاره د سند بیا لیکل او تنظیم کول. د Quartus II مثالونه Quartus Prime ته بدل کړل.
اګست ۲۰۱۹	2014.08.18	د وخت معلومات اضافه کړل. د راجستر بسته کولو معلومات اضافه کړل. زیاته کړه د میراث لوړ کچې پورټ نومونه وکاروئ پیرامیټر دا یو نوی پیرامیټر دی. د راجستر بسته کولو معلومات اضافه کړل. د میګا فنکشن اصطلاح د IP کور سره بدله کړه.
نومبر ۲۰۲۰	2013.11.29	ابتدايي خوشې کول.

فیډبیک واستوئ

GPIO Intel FPGA IP کارن لارښود: Intel Arria 10 او Intel Cyclone 10 GX وسیلې

اسناد / سرچینې

intel GPIO Intel FPGA IP [pdf] د کارونکي لارښود
GPIO Intel FPGA IP، GPIO، Intel FPGA IP، FPGA IP

حوالې

د کارن لارښود

GPIO Intel® FPGA IP کارن لارښود

Intel® Arria® 10 او Intel® Cyclone® 10 GX وسایل

د GPIO Intel FPGA IP لپاره د معلوماتو خپرول

د GPIO Intel FPGA IP ځانګړتیاوې

د GPIO Intel FPGA IP ډیټا لارې

د ننوتلو لاره

د محصول او محصول فعالولو لارې

GPIO Intel FPGA IP انٹرفیس سیګنالونه

شریک شوي سیګنالونه

د ډیټا بټ آرډر د ډیټا انٹرفیس لپاره

Input او Output بس لوړ او ټیټ بټونه

د ډیټا انٹرفیس سیګنالونه او ورته ساعتونه

د سرچینو کارولو او ډیزاین فعالیت تایید کول

د GPIO Intel FPGA IP پیرامیټر تنظیمات

بسته بندي ثبت کړئ

GPIO Intel FPGA IP وخت

د وخت اجزا

د ځنډ عناصر

د وخت تحلیل

د واحد ډیټا نرخ داخلولو راجستر

بشپړ نرخ یا نیمه نرخ DDIO ان پټ راجستر

د واحد ډیټا نرخ محصول راجستر

بشپړ نرخ یا نیمه نرخ DDIO محصول راجستر

د وخت بندولو لارښوونې

GPIO Intel FPGA IP ډیزاین Examples

د GPIO IP کور ترکیب وړ Intel Quartus Prime Design Example

GPIO IP کور سمولیشن ډیزاین Example

د ارریا V، سایکلون V، او Stratix V وسیلو لپاره د IP مهاجرت جریان

ستاسو د ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، او ALTIOBUF IP کورونه مهاجرت کول

لارښود: په مهاجرت شوي IP کې datain_h او datain_l بندرونه بدل کړئ

GPIO Intel FPGA IP کارن لارښود آرشیف

د GPIO Intel FPGA IP کارن لارښود لپاره د سند بیاکتنې تاریخ: Intel Arria 10 او Intel Cyclone 10 GX وسایل

اسناد / سرچینې

حوالې

یو نظر پریږدئ

ځواب لغوه کړئ