د انټیل سایکلون 10 اصلي فلوټینګ پواینټ DSP FPGA IP
Intel® Cyclone® 10 GX اصلي Floating-Point DSP Intel® FPGA IP کارن لارښود
د Intel® Cyclone® 10 GX اصلي Floating-Point DSP Intel® FPGA IP پیرامیټریز کول
ستاسو د ډیزاین لپاره مناسب IP کور رامینځته کولو لپاره مختلف پیرامیټونه غوره کړئ.
- په Intel® Quartus® Prime Pro Edition کې، یوه نوې پروژه جوړه کړئ چې د Intel Cyclone® 10 GX وسیله په نښه کوي.
- په IP کتلاګ کې، په کتابتون ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP باندې کلیک وکړئ.
د Intel Cyclone 10 GX اصلي Floating-Point DSP IP کور IP پیرامیټر مدیر خلاصیږي. - د نوي IP تغیر ډیالوګ بکس کې ، د ادارې نوم دننه کړئ او په هو کلیک وکړئ.
- د پیرامیټونو لاندې، د DSP ټیمپلیټ غوره کړئ او د View تاسو د خپل IP کور لپاره غواړئ
- په DSP بلاک کې View، ساعت بدل کړئ یا د هر معتبر راجستر بیا تنظیم کړئ.
- د ضرب اضافه کولو یا ویکتور حالت 1 لپاره ، په GUI کې د چین ان ملټي پلیکسر باندې کلیک وکړئ ترڅو د چینین پورټ یا اکس پورټ څخه ان پټ غوره کړئ.
- د اضافه یا تخفیف غوره کولو لپاره په GUI کې د Adder سمبول کلیک وکړئ.
- د چین آوټ پورټ فعالولو لپاره په GUI کې د چین آوټ ملټي پلیکسر باندې کلیک وکړئ.
- کلیک وکړئ HDL پیدا کړئ.
- په پای کې کلیک وکړئ.
د انټیل سایکلون 10 GX اصلي فلوټینګ پوائنټ DSP Intel FPGA IP پیرامیټرې
جدول 1. پیرامیټونه
| پیرامیټر | ارزښت | ډیفالټ ارزښت | تفصیل |
| د DSP کينډۍ | ضرب اضافه کړئ
ضرب اضافه کړئ ضرب جمع کول ویکتور حالت 1 ویکتور موډ 2 |
ضرب | د DSP بلاک لپاره مطلوب عملیاتي حالت غوره کړئ.
ټاکل شوی عملیات په کې منعکس کیږي DSP بلاک View. |
| View | راجستر د راجستر پاکولو وړتیا ورکوي | راجستر فعالوي | د راجسترونو لپاره د ساعتیري سکیم یا بیا تنظیم کولو سکیم غوره کولو اختیارونه view. ټاکل شوی عملیات په کې منعکس کیږي DSP بلاک View. |
| ادامه… | |||
| پیرامیټر | ارزښت | ډیفالټ ارزښت | تفصیل |
| وټاکئ راجستر فعالوي لپاره DSP بلاک View د راجسترونو د کلیک کولو سکیم ښودلو لپاره. تاسو کولی شئ په دې کې د هر راجستر لپاره ساعتونه بدل کړئ view.
وټاکئ راجستر کول پاکول لپاره DSP بلاک View د راجسترونو د بیا تنظیم کولو سکیم ښودلو لپاره. چالانول واحد پاک وکاروئ د راجستر ری سیٹ سکیم بدلولو لپاره. |
|||
| واحد پاک وکاروئ | آن یا بند | بند | دا پیرامیټر فعال کړئ که تاسو غواړئ چې د DSP بلاک کې ټول راجسترونه بیا تنظیم کړئ. د راجسترونو بیا تنظیمولو لپاره د مختلف ریسیټ بندرونو کارولو لپاره دا پیرامیټر بند کړئ.
د محصول راجستر کې د روښانه 0 لپاره چالان کړئ؛ د محصول راجستر کې د روښانه 1 لپاره بند کړئ. پاک 0 د ننوتلو راجسترونو لپاره aclr کاروي [0] سیګنال پاک 1 د محصول او پایپ لاین راجسترونو کارولو لپاره aclr[1] سیګنال. ټول داخل شوي راجسترونه د aclr [0] ری سیٹ سیګنال کاروي. ټول محصول او پایپ لاین راجسترونه د aclr [1] ری سیٹ سیګنال کاروي. |
| DSP View بلاک. | |||
| په ملټي پلیکسر کې زنځیر (14) | ناتوانول وړول | غیر فعال کړئ | د چینین فعالولو لپاره په ملټي پلیکسر کلیک وکړئ
بندر |
| ملټي پلیکسر سلسله (12) | غیر فعال کول | غیر فعال کړئ | د زنځیر فعالولو لپاره په ملټي پلیکسر کلیک وکړئ
بندر |
| اضافه کونکی (13) | +
– |
+ | په کلیک وکړئ اضافه کونکی سمبول د اضافه یا تخفیف حالت غوره کولو لپاره. |
| ساعت ثبت کړئ
د محور ساعت (2) • ay_clock (3) • az_clock (4) • mult_pipeline_clock k(5) ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • جمع_کلاک (1) • accum_pipeline_cl ock (6) • accum_adder_clock k (8) |
هیڅ نه ساعت 0
ساعت 1 ساعت 2 |
ساعت 0 | د هر ډول راجستر څخه د تیریدو لپاره، د راجستر ساعت ته واړوئ هیڅ نه.
د راجستر ساعت دې ته واړوئ: • ساعت 0 د ساعت د سرچینې په توګه د clk[0] سیګنال کارولو لپاره • ساعت 1 د ساعت د سرچینې په توګه د clk[1] سیګنال کارولو لپاره • ساعت 2 د ساعت د سرچینې په توګه د clk[2] سیګنال کارولو لپاره تاسو کولی شئ یوازې دا تنظیمات بدل کړئ کله چې تاسو غوره کړئ راجستر فعالوي in View پیرامیټر |
شکل 1. د DSP بلاک View
جدول 2. د DSP ټیمپلیټونه
| د DSP ټیمپلیټونه | تفصیل |
| ضرب | د واحد دقیق ضرب عملیات ترسره کوي او لاندې معادل پلي کوي:
• Out = Ay * Az |
| اضافه کړئ | د واحد دقیق اضافه یا تخفیف عملیات ترسره کوي او لاندې معادلې پلي کوي:
• Out = Ay + Ax • Out = Ay – Ax |
| ضرب اضافه کول | دا حالت د واحد دقیق ضرب الاجل ترسره کوي، وروسته د اضافه یا تخفیف عملیات او لاندې معادلې پلي کوي.
• بهر = (Ay * Az) – چینین • Out = (Ay * Az) + chainin • بهر = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| ضرب جمع کول | د تیري نقطې ضرب ترسره کوي وروسته د تیري نقطې اضافه یا تخفیف د تیر ضرب پایلې سره او لاندې معادلې پلي کوي:
• Out(t) = [Ay(t) * Az(t)] – بهر (t-1) کله چې جمع شي سیګنال لوړ چلول کیږي. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) کله چې جمع پورټ لوړ چلول کیږي. • Out(t) = Ay(t) * Az(t) کله چې جمع پورټ ټیټ وي. |
| ویکتور موډ 1 | د تیري نقطې ضرب کول ترسره کوي د تیر متغیر DSP بلاک څخه د چینین ان پټ سره د فلوټینګ پوائنټ اضافه یا تخفیف وروسته او لاندې معادلې پلي کوي: |
| ادامه… | |
| د DSP ټیمپلیټونه | تفصیل |
| • بهر = (Ay * Az) – چینین
• Out = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Ax |
|
| ویکتور موډ 2 | د فلوټینګ پوائنټ ضرب کول ترسره کوي چیرې چې IP کور د ضرب پایله په مستقیم ډول زنځیر ته ورکوي. د IP کور بیا د چینین ان پټ د پخوانی متغیر DSP بلاک څخه د ان پټ Ax څخه د محصول پایلې په توګه اضافه کوي یا کموي.
دا حالت لاندې معادلې پلي کوي: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
د انټیل سایکلون 10 GX اصلي فلوټینګ پوائنټ DSP Intel FPGA IP سیګنالونه
شکل 2. د انټل سایکلون 10 GX اصلي فلوټینګ پوائنټ DSP Intel FPGA IP سیګنالونه
ارقام د IP کور دننه او محصول سیګنالونه ښیې.
جدول 3. د انټل سایکلون 10 GX اصلي فلوټینګ پوائنټ DSP Intel FPGA IP ان پټ سیګنالونه
| د سیګنال نوم | ډول | عرض | ډیفالټ | تفصیل |
| محور [31:0] | داخلول | 32 | ټیټ | ضرب ته د ډاټا بس داخل کړئ. په کې شتون لري:
• موډ اضافه کړئ • ضرب-اضافه موډ پرته له زنځیر او زنځیر ځانګړتیا • د ویکتور حالت 1 • د ویکتور حالت 2 |
| ay[31:0] | داخلول | 32 | ټیټ | ضرب ته د ډاټا بس داخل کړئ.
په ټولو فلوټینګ پوائنټ عملیاتي حالتونو کې شتون لري. |
| az[31:0] | داخلول | 32 | ټیټ | ضرب ته د ډاټا بس داخل کړئ. په کې شتون لري:
• ضرب • ضرب اضافه کړئ • ضرب جمع کول • د ویکتور حالت 1 • د ویکتور حالت 2 |
| چینین [31:0] | داخلول | 32 | ټیټ | دا سیګنالونه د مخکینۍ فلټینګ پوائنټ DSP IP کور څخه د چین آوټ سیګنالونو سره وصل کړئ. |
| clk[2:0] | داخلول | 3 | ټیټ | د ټولو راجسترونو لپاره د ساعت سیګنالونه داخل کړئ.
دا د ساعت سیګنالونه یوازې هغه وخت شتون لري چې د ننوتلو راجسترونو، پایپ لاین راجسترونو، یا د محصول راجستر څخه کوم یو ترتیب شوی وي ساعت 0 or ساعت 1 or ساعت 2. |
| اینا[2:0] | داخلول | 3 | لوړ | ساعت د clk [2:0] لپاره فعال کړئ. دا سیګنالونه فعال دي - لوړ دي.
• ena[0] د دې لپاره دی ساعت 0 • ena[1] د دې لپاره دی ساعت 1 • ena[2] د دې لپاره دی ساعت 2 |
| aclr[1:0] | داخلول | 2 | ټیټ | د ټولو راجسترونو لپاره غیر متناسب واضح ان پټ سیګنالونه. دا سیګنالونه فعال دي - لوړ دي.
کارول aclr[0] د ټولو داخلو راجسترونو او کارولو لپاره aclr[1] د ټولو پایپ لاین او محصول راجسترونو لپاره. |
| جمع کول | داخلول | 1 | ټیټ | د جمع کونکي فیچر فعال یا غیر فعالولو لپاره سیګنال داخل کړئ.
• د اډډر د محصول فیډبیک فعالولو لپاره دا سیګنال وټاکئ. • د فیډبیک میکانیزم د غیر فعالولو لپاره دا سیګنال له مینځه یوسي. تاسو کولی شئ د چلولو په وخت کې دا سیګنال تایید یا رد کړئ. د ضرب جمع کولو حالت کې شتون لري. |
| سلسله [31:0] | محصول | 32 | — | دا سیګنالونه د راتلونکي فلټینګ پوائنټ DSP IP کور چینین سیګنالونو سره وصل کړئ. |
| پایله[31:0] | محصول | 32 | — | د آی پی کور څخه د ډیټا بس محصول. |
د اسنادو بیاکتنې تاریخ
د Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP کارن لارښود کې بدلونونه
| نیټه | نسخه | بدلونونه |
| نومبر ۲۰۲۰ | 2017.11.06 | ابتدايي خوشې کول. |
Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
اسناد / سرچینې
 |
د انټیل سایکلون 10 اصلي فلوټینګ پواینټ DSP FPGA IP [pdf] د کارونکي لارښود سایکلون 10 اصلي FloatingPoint DSP FPGA IP، 10 اصلي FloatingPoint DSP FPGA IP، اصلي FloatingPoint DSP FPGA IP، FloatingPoint DSP FPGA IP، DSP FPGA IP، FPGA IP |
