F-Tile DisplayPort FPGA IP ډیزاین Example
د کارن لارښود

F-Tile DisplayPort FPGA IP ډیزاین Example

د Intel® Quartus® Prime Design Suite لپاره تازه شوی: 22.2 IP نسخه: 21.0.1

DisplayPort Intel FPGA IP ډیزاین Exampد چټک پیل لارښود

د DisplayPort Intel® F-tile وسیلې د سمولو ټیسټ بینچ او د هارډویر ډیزاین وړاندې کوي چې د تالیف او هارډویر ازموینې ملاتړ کوي FPGA IP ډیزاین پخوانیampد Intel Agilex™ لپاره
د DisplayPort Intel FPGA IP لاندې ډیزاین وړاندې کويamples:

• د ډیسپلی پورټ SST موازي لوپ بیک د پکسل کلاک ریکوری (PCR) ماډل پرته
• د AXIS ویډیو انٹرفیس سره د DisplayPort SST موازي لوپ بیک

کله چې تاسو ډیزاین تولید کړئ example، د پیرامیټر مدیر په اوتومات ډول رامینځته کوي fileپه هارډویر کې ډیزاین سمولو، تالیف او ازموینې لپاره اړین دي.
شکل 1. پراختیا Stagesاړوند معلومات

• د DisplayPort Intel FPGA IP کارن لارښود
• د Intel Quartus Prime Pro Edition ته مهاجرت

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه.
* نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
ISO 9001:2015 ثبت شوی
1.1. د لارښود جوړښت
شکل 2. د لارښود جوړښت

جدول 1. ډیزاین مثالampد اجزاو

فولډر	Files
rtl/core	dp_core.ip
	dp_rx ip
	dp_tx ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX ودانۍ بلاک)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX ودانۍ بلاک)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. د هارډویر او سافټویر اړتیاوې
Intel د ډیزاین ازموینې لپاره لاندې هارډویر او سافټویر کارويampLe:
هارډویر

• د Intel Agilex I-Series پرمختیا کټ
• د DisplayPort سرچینه GPU
• د ډیسپلی پورټ سنک (مانیټر)
• د Bitec DisplayPort FMC لور کارت بیاکتنه 8C
• د DisplayPort کیبلونه

سافټویر

• Intel Quartus® Prime
• Synopsys* VCS سمیلیټر

1.3. د ډیزاین تولید
د ډیزاین پخوانی تولید لپاره د Intel Quartus Prime سافټویر کې د DisplayPort Intel FPGA IP پیرامیټر مدیر وکاروئample.
شکل 3. د ډیزاین جریان پیدا کول

1.  اوزار وټاکئ ➤ IP کتلاګ، او د Intel Agilex F-tile د هدف آله کورنۍ په توګه غوره کړئ.
   یادونه: ډیزاین example یوازې د Intel Agilex F-tile وسیلو ملاتړ کوي.
2. په IP کتلاګ کې ، د DisplayPort Intel FPGA IP ومومئ او دوه ځله کلیک وکړئ. د نوي IP تغیر کړکۍ څرګندیږي.
3. د خپل دودیز IP توپیر لپاره د لوړې کچې نوم مشخص کړئ. د پیرامیټر مدیر د IP تغیراتو تنظیمات په a کې خوندي کوي file نومول شوی .ip.
4. د آلې په ساحه کې د Intel Agilex F-tile وسیله غوره کړئ، یا د ډیفالټ Intel Quartus Prime سافټویر وسیله انتخاب وساتئ.
5. په OK کلیک وکړئ. د پیرامیټر مدیر څرګندیږي.
6. د TX او RX دواړو لپاره مطلوب پیرامیټونه تنظیم کړئ.
7. د ډیزاین لاندې Exampپه ټب کې، د PCR پرته د DisplayPort SST موازي لوپ بیک غوره کړئ.
8. د ټیسټ بینچ تولید لپاره سمولیشن غوره کړئ، او د هارډویر ډیزاین تولید لپاره ترکیب غوره کړئample. تاسو باید لږترلږه د دې اختیارونو څخه یو غوره کړئ ترڅو ډیزاین تولید کړئample files. که تاسو دواړه غوره کړئ، د نسل وخت اوږد شي.
9. د هدف پرمختیا کټ لپاره، د Intel Agilex I-Series SOC پرمختیا کټ غوره کړئ. دا د دې لامل کیږي چې په 4 مرحله کې ټاکل شوي هدف وسیله د پراختیا کټ کې د وسیلې سره سمون لپاره بدل شي. د Intel Agilex I-Series SOC پرمختیا کټ لپاره، ډیفالټ وسیله AGIB027R31B1E2VR0 دی.
10. کلیک پیدا کړئ Exampد ډیزاین.

1.4. د ډیزاین سمول
د DisplayPort Intel FPGA IP ډیزاین exampلی ټیسټ بینچ د سیریل لوپ بیک ډیزاین د TX مثال څخه RX مثال ته سمولیټ کوي. د داخلي ویډیو نمونې جنریټر ماډل د DisplayPort TX مثال چلوي او د RX مثال ویډیو محصول په ټیسټ بینچ کې د CRC چیکرس سره وصل کوي.
شکل 4. د ډیزاین سمولو جریان

1. د Synopsys سمیلیټر فولډر ته لاړ شئ او VCS غوره کړئ.
2. د سمولو سکریپټ چلول.
   سرچینه vcs_sim.sh
3. سکریپټ Quartus TLG ترسره کوي، په سمیلیټر کې ټیسټ بینچ تالیف او چلوي.
4. پایله تحلیل کړئ.
   یو بریالی سمول د سرچینې او سنک SRC پرتله کولو سره پای ته رسیږي.

1.5. د ډیزاین تالیف او ازموینه
شکل 5. د ډیزاین تالیف او سمولپه هارډویر کې د مظاهرې ازموینې تالیف او چلولو لپاره exampد ډیزاین لپاره، دا ګامونه تعقیب کړئ:

1. د هارډویر پخوانی ډاډ ترلاسه کړئampد ډیزاین نسل بشپړ شوی.
2. د Intel Quartus Prime Pro Edition سافټویر لانچ او خلاص کړئ / quartus/agi_dp_demo.qpf.
3. په پروسس کولو کلیک وکړئ ➤ تالیف پیل کړئ.
4. د بریالي تالیف وروسته، د Intel Quartus Prime Pro Edition سافټویر یو .sof تولیدوي file ستاسو په ټاکل شوي لارښود کې.
5. د Bitec لور کارت کې د DisplayPort RX نښلونکی د بهرني ډیسپلی پورټ سرچینې سره وصل کړئ ، لکه په کمپیوټر کې ګرافیک کارت.
6. د Bitec لور کارت کې د DisplayPort TX نښلونکی د DisplayPort سنک وسیلې سره وصل کړئ ، لکه د ویډیو تحلیل کونکی یا د کمپیوټر مانیټر.
7.  ډاډ ترلاسه کړئ چې په پراختیایی بورډ کې ټول سویچونه په ډیفالټ موقعیت کې دي.
8. د تولید شوي .sof په کارولو سره په پراختیایی بورډ کې غوره شوی Intel Agilex F-Tile وسیله تنظیم کړئ file (وسایل ➤ پروګرامر).
9. د ډیسپلی پورټ سنک وسیله د ویډیو سرچینې څخه رامینځته شوي ویډیو ښیې.

اړوند معلومات
Intel Agilex I-Series FPGA پراختیایی کټ کارن لارښود/
1.5.1. د ELF بیا تولید File
په ترتیب سره، د ELF file تولید کیږي کله چې تاسو متحرک ډیزاین تولید کړئ example.
په هرصورت، په ځینو مواردو کې، تاسو اړتیا لرئ چې ELF بیا تولید کړئ file که تاسو سافټویر بدل کړئ file یا dp_core.qsys بیا تولید کړئ file. د dp_core.qsys بیا رامینځته کول file .sopcinfo تازه کوي file، کوم چې تاسو ته د ELF بیا رامینځته کولو ته اړتیا لري file.

1. ورتګ / سافټویر او کوډ ایډیټ کړئ که اړتیا وي.
2. ورتګ /script او لاندې جوړ سکریپټ اجرا کړئ: سرچینه build_sw.sh
   • په وینډوز کې، د Nios II کمانډ شیل وپلټئ او خلاص کړئ. د Nios II کمانډ شیل کې، لاړ شئ /سکریپټ او اجرا کول سرچینه build_sw.sh.
   یادونه: په وینډوز 10 کې د جوړونې سکریپټ اجرا کولو لپاره ، ستاسو سیسټم د لینکس (WSL) لپاره د وینډوز سب سیسټمونو ته اړتیا لري. د WSL نصبولو مرحلو په اړه د نورو معلوماتو لپاره، د Nios II سافټویر جوړونکي لاسي کتاب ته مراجعه وکړئ.
   • په لینکس کې، د پلیټ فارم ډیزاینر پیل کړئ، او اوزار خلاص کړئ ➤ Nios II کمانډ شیل. د Nios II کمانډ شیل کې، لاړ شئ /سکریپټ او اجرا کول سرچینه build_sw.sh.
3. ډاډ ترلاسه کړئ چې .elf file کې پیدا کیږي /سافټویر/ dp_demo.
4. تولید شوی .elf ډاونلوډ کړئ file په FPGA کې پرته له دې چې .sof بیا تنظیم کړي file د لاندې سکریپټ په چلولو سره: nios2-download /software/dp_demo/*.elf
5. د نوي سافټویر اغیزمن کیدو لپاره د FPGA بورډ کې د ری سیٹ تڼۍ فشار ورکړئ.

1.6. DisplayPort Intel FPGA IP ډیزاین Exampد پارامترونو
جدول 2. DisplayPort Intel FPGA IP ډیزاین Exampد Intel Agilex Ftile وسیلې لپاره د QSF محدودیت

د QSF محدودیت	تفصیل
set_global_assignment -نوم VERILOG_MACRO "__DISPLAYPORT_support__=1"	د Quartus 22.2 څخه وروسته، د دې QSF محدودیت ته اړتیا ده ترڅو د DisplayPort دودیز SRC (نرم ریسیټ کنټرولر) جریان فعال کړي

جدول 3. DisplayPort Intel FPGA IP ډیزاین Exampد Intel Agilex F-tile وسیلې لپاره پیرامیټونه

پیرامیټر	ارزښت	تفصیل
موجود ډیزاین Example
ډیزاین غوره کړئ	• هیڅ نه • د PCR پرته د DisplayPort SST موازي لوپ بیک • د AXIS ویډیو انٹرفیس سره د DisplayPort SST موازي لوپ بیک	ډیزاین غوره کړئampد تولید لپاره. • هیڅ: هیڅ ډیزاین نه دیample د اوسني پیرامیټر انتخاب لپاره شتون لري. • د PCR پرته د DisplayPort SST موازي لوپ بیک: دا ډیزاین example د Pixel Clock Recovery (PCR) ماډل پرته د DisplayPort سینک څخه د DisplayPort سرچینې ته موازي لوپ بیک څرګندوي کله چې تاسو د ویډیو ان پټ عکس پورټ پیرامیټر فعال کړئ. • د AXIS ویډیو انٹرفیس سره د ډیسپلی پورټ SST موازي لوپ بیک: دا ډیزاین پخوانیample د AXIS ویډیو انٹرفیس سره د DisplayPort سینک څخه د DisplayPort سرچینې ته موازي لوپ بیک ښیې کله چې د فعال ویډیو ډیټا پروتوکول فعال کړئ AXIS-VVP بشپړ ته ټاکل شوی وي.
ډیزاین Example Files
سمول	بند ، بند	د اړتیا وړ تولید لپاره دا اختیار فعال کړئ fileد سمولیشن ټیسټ بینچ لپاره.
ترکیب	بند ، بند	د اړتیا وړ تولید لپاره دا اختیار فعال کړئ fileد Intel Quartus Prime تالیف او هارډویر ډیزاین لپاره.
جوړ شوی HDL بڼه
پیدا کول File بڼه	Verilog, VHDL	د تولید شوي ډیزاین لپاره خپل غوره HDL بڼه غوره کړئample fileټاکل یادونه: دا اختیار یوازې د تولید شوي لوړې کچې IP لپاره بڼه ټاکي files. نور ټول files (د مثال په توګهample testbenches او لوړ پوړ fileد هارډویر نندارې لپاره) د ویریلوګ HDL بڼه کې دي.
د هدف پرمختیا کټ
بورډ غوره کړئ	• هیڅ پرمختیایی کټ نشته • Intel Agilex I-Series د پراختیا کټ	د هدف شوي ډیزاین لپاره بورډ غوره کړئample.

پیرامیټر	ارزښت	تفصیل
		• هیڅ پرمختیایی کټ: دا اختیار د ډیزاین لپاره ټول هارډویر اړخونه نه لريample. د P کور ټولې پن دندې مجازی پنونو ته تنظیموي. • Intel Agilex I-Series FPGA پراختیایی کټ: دا اختیار په اتوماتيک ډول د پروژې هدف وسیله غوره کوي ترڅو د دې پرمختیا کټ کې وسیله سره سمون ومومي. تاسو ممکن د هدف وسیله بدل کړئ د هدف وسیله بدلولو پیرامیټر په کارولو سره که ستاسو د بورډ بیاکتنه د وسیلې مختلف ډول ولري. د IP کور د پراختیا کټ سره سم ټولې پن دندې تنظیموي. یادونه: ابتدايي ډیزاین Example په دې Quartus ریلیز کې په هارډویر کې په فعاله توګه تایید شوی نه دی. • د ګمرک پرمختیا کټ: دا اختیار د ډیزاین پخوانۍ ته اجازه ورکويampد Intel FPGA سره د دریمې ډلې پراختیایی کټ کې ازموینه وشي. تاسو ممکن اړتیا ولرئ د پن دندې پخپله تنظیم کړئ.
هدف آله
د هدف وسیله بدل کړئ	بند ، بند	دا اختیار چالان کړئ او د پرمختیا کټ لپاره د غوره وسیلې ډول غوره کړئ.

موازي لوپ بیک ډیزاین Examples

د DisplayPort Intel FPGA IP ډیزاین examples د Pixel Clock Recovery (PCR) ماډل پرته د DisplayPort RX مثال څخه DisplayPort TX مثال ته موازي لوپ بیک ښکاره کوي.
جدول 4. DisplayPort Intel FPGA IP ډیزاین Exampد Intel Agilex F-tile وسیلې لپاره

ډیزاین Example	نومول	د معلوماتو کچه	چینل حالت	د لوپ بیک ډول
د PCR پرته د DisplayPort SST موازي لوپ بیک	DisplayPort SST	RBR، HRB، HRB2، HBR3	سمپلیکس	د PCR پرته موازي
د AXIS ویډیو انٹرفیس سره د DisplayPort SST موازي لوپ بیک	DisplayPort SST	RBR، HRB، HRB2، HBR3	سمپلیکس	د AXIS ویډیو انٹرفیس سره موازي

2.1. Intel Agilex F-tile DisplayPort SST موازي لوپ بیک ډیزاین ځانګړتیاوې
د SST موازي لوپ بیک ډیزاین examples د DisplayPort سینک څخه د DisplayPort سرچینې ته د یو واحد ویډیو جریان لیږد ښیې.
Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
ISO 9001:2015 ثبت شوی
شکل 6. Intel Agilex F-tile DisplayPort SST موازي لوپ بیک د PCR پرته

• په دې ډول کې، د DisplayPort سرچینې پیرامیټر، TX_SUPPORT_IM_ENABLE، فعال شوی او د ویډیو عکس انٹرفیس کارول کیږي.
• د ډیسپلی پورټ سنک د بهرني ویډیو سرچینې لکه GPU څخه ویډیو او یا آډیو سټینګ ترلاسه کوي او موازي ویډیو انٹرفیس ته یې کوډ کوي.
• د ډیسپلی پورټ سنک ویډیو محصول مستقیم د ډیسپلی پورټ سرچینې ویډیو انٹرفیس چلوي او مانیټر ته د لیږدولو دمخه د ډیسپلی پورټ اصلي لینک ته کوډ کوي.
• IOPLL دواړه د ډیسپلی پورټ سنک او سرچینې ویډیو ساعتونه په ثابت فریکونسۍ کې چلوي.
• که د DisplayPort سینک او د سرچینې MAX_LINK_RATE پیرامیټر HBR3 ته تنظیم شوی وي او PIXELS_PER_CLOCK Quad ته تنظیم شوی وي، د ویډیو ساعت په 300 MHz کې چلیږي ترڅو د 8Kp30 پکسل نرخ ملاتړ وکړي (1188/4 = 297 MHz).

شکل 7. Intel Agilex F-tile DisplayPort SST موازي لوپ بیک د AXIS ویډیو سره انٹرفیس

• په دې ډول کې، د DisplayPort سرچینه او سنک پیرامیټر، د AXIS-VVP FULL په فعاله ویډیو ډیټا پروتوکولونو کې غوره کړئ ترڅو د اکسس ویډیو ډیټا انٹرفیس فعال کړئ.
• د ډیسپلی پورټ سنک د بهرني ویډیو سرچینې لکه GPU څخه ویډیو او یا آډیو سټینګ ترلاسه کوي او موازي ویډیو انٹرفیس ته یې کوډ کوي.
• د ډیسپلی پورټ سنک د ویډیو ډیټا جریان د محور ویډیو ډیټا ته بدلوي او د VVP ویډیو فریم بفر له لارې د ډیسپلی پورټ سرچینې محور ویډیو ډیټا انٹرفیس چلوي. د ډیسپلی پورټ سرچینه د محور ویډیو ډیټا د ډیسپلی پورټ اصلي لینک ته د مانیټر ته لیږدولو دمخه بدلوي.
• د دې ډیزاین ډول کې، درې اصلي ویډیو ساعتونه شتون لري، یعنې rx/tx_axi4s_clk، rx_vid_clk، او tx_vid_clk. axi4s_clk په سرچینه او سینک کې د AXIS ماډلونو لپاره په 300 MHz کې چلیږي. rx_vid_clk په 300 MHz کې د DP سنک ویډیو پایپ لاین چلوي (د 8Kp30 4PIPs پورې د هر ډول ریزولوشن ملاتړ لپاره) ، پداسې حال کې چې tx_vid_clk د DP سرچینې ویډیو پایپ لاین په ریښتیني پکسل کلاک فریکونسۍ کې چلوي (د PIPs لخوا ویشل شوی).
• دا ډیزاین ډول په اتوماتيک ډول د Tx_vid_clk فریکونسۍ د I2C برنامې له لارې آن بورډ SI5391B OSC ته تنظیموي کله چې ډیزاین په ریزولوشن کې سویچ کشف کوي.
• د دې ډیزاین ډول یوازې یو ټاکلی شمیر تصمیمونه ښیې لکه څنګه چې د ډیسپلی پورټ سافټویر کې دمخه تعریف شوي ، د بیلګې په توګه:
  - 720p60، RGB
  - 1080p60، RGB
  - 4K30، RGB
  - 4K60، RGB

2.2. د بندولو سکیم
د کلاک کولو سکیم په ډیسپلی پورټ انټیل FPGA IP ډیزاین کې د ساعت ډومینونه روښانه کويample.
شکل 8. د Intel Agilex F-tile DisplayPort Transceiver کلاک کولو سکیمجدول 5. د کلاک کولو سکیم سیګنالونه

ساعت په ډیاګرام کې	تفصیل
SysPLL refclk	د F-tile سیسټم PLL حوالې ساعت کوم چې د هر ساعت فریکونسۍ کیدی شي چې د سیسټم PLL لخوا د دې محصول فریکونسۍ لپاره د ویش وړ وي. په دې ډیزاین کې example، system_pll_clk_link او rx/tx refclk_link ورته 150 MHz SysPLL refclk شریکوي.

ساعت په ډیاګرام کې	تفصیل
	دا باید یو وړیا چلونکی ساعت وي کوم چې د وقف شوي ټرانسیور حوالې ساعت پن څخه د حوالې او سیسټم PLL کلاک IP ان پټ کلاک پورټ سره وصل وي ، مخکې لدې چې د اړوند محصول بندر د DisplayPort Phy Top سره وصل کړي. یادونه: د دې ډیزاین لپاره پخوانیample، د ساعت کنټرولر GUI Si5391A OUT6 ته 150 MHz ترتیب کړئ.
سیسټم pll کلیک لینک	د ټولو ډیسپلی پورټ نرخ ملاتړ کولو لپاره لږترلږه سیسټم PLL محصول فریکوینسي 320 MHz دی. دا ډیزاین example د 900 MHz (لوړ) تولید فریکونسۍ کاروي ترڅو SysPLL refclk د rx/tx refclk_link سره شریک شي کوم چې 150 MHz دی.
rx_cdr_refclk_link / tx_pll_refclk_link	د Rx CDR او Tx PLL لینک refclk کوم چې 150 MHz ته ټاکل شوی ترڅو د ټولو ډیسپلی پورټ ډیټا نرخ ملاتړ وکړي.
rx_ls_clkout / tx_ls_clkout	د ډیسپلی پورټ لینک سرعت ساعت د ساعت ډیسپلی پورټ IP کور ته. فریکونسی د ډیټا نرخ سره مساوي د موازي ډیټا عرض سره ویشل کیږي. ExampLe: فریکونسی = د معلوماتو کچه / د معلوماتو عرض = 8.1G (HBR3) / 40 بټونه = 202.5 MHz

2.3. د سمولو ټیسټ بینچ
د سمولیشن ټیسټ بینچ RX ته د DisplayPort TX سیریل لوپ بیک سمولیټ کوي.
شکل 9. د DisplayPort Intel FPGA IP سمپلیکس موډ سمولیشن ټیسټ بینچ بلاک ډیاګرامجدول 6. د ټیسټ بینچ اجزا

اجزا	تفصیل
د ویډیو نمونه جنریټر	دا جنریټر د رنګ بار نمونې تولیدوي چې تاسو یې تنظیم کولی شئ. تاسو کولی شئ د ویډیو فارمیټ وخت پیرامیټریز کړئ.
د ټیسټ بینچ کنټرول	دا بلاک د سمولیشن ازموینې ترتیب کنټرولوي او د TX کور ته اړین محرک سیګنالونه رامینځته کوي. د ټیسټ بینچ کنټرول بلاک هم د پرتله کولو لپاره د سرچینې او سنک دواړو څخه د CRC ارزښت لوستل کوي.
د RX لینک سرعت ساعت فریکوینسي چیکر	دا چیکر تاییدوي که د RX ټرانسیور بیرته ترلاسه شوي ساعت فریکوینسي د مطلوب ډیټا نرخ سره سمون ولري.
د TX لینک سرعت ساعت فریکوینسي چیکر	دا چیکر تاییدوي که د TX ټرانسیور بیرته ترلاسه شوي ساعت فریکوینسي د مطلوب ډیټا نرخ سره سمون ولري.

د سمولو ټیسټ بینچ لاندې تصدیقونه کوي:
جدول 7. د ټیسټ بینچ تصدیقونه

د ازموینې معیارونه	تایید
• د معلوماتو په نرخ کې د لینک روزنه HBR3 • د DPCD راجسترونه ولولئ ترڅو وګورئ چې ایا د DP حالت دواړه TX او RX لینک سرعت فریکونسۍ تنظیموي او اندازه کوي.	د لینک سرعت اندازه کولو لپاره د فریکوینسي چیکر مدغم کوي د TX او RX ټرانسیور څخه د ساعت فریکونسۍ محصول.
• له TX څخه RX ته د ویډیو نمونه چلول. • د سرچینې او سینک دواړو لپاره CRC تایید کړئ ترڅو وګوري چې ایا دوی سره سمون لري	• د ویډیو نمونه تولیدونکی د DisplayPort سرچینې سره وصل کوي ترڅو د ویډیو نمونه رامینځته کړي. • د ټیسټ بینچ کنټرول بیا د DPTX او DPRX راجسترونو څخه سرچینه او سینک CRC دواړه لوستلي او پرتله کوي ترڅو ډاډ ترلاسه کړي چې دواړه CRC ارزښتونه یو شان دي. یادونه: د دې لپاره چې ډاډ ترلاسه شي چې CRC حساب شوی، تاسو باید د ملاتړ CTS ازموینې اتوماتیک پیرامیټر فعال کړئ.

د F-Tile DisplayPort Intel FPGA IP ډیزاین Exampد کارونکي لارښود

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
2022.09.02	22.	20.0.1	• د DisplayPort Intel Agilex F-Tile FPGA IP ډیزاین Ex. څخه د سند سرلیک بدل شویampد F-Tile DisplayPort Intel FPGA IP ډیزاین Exampد کارونکي لارښود. • فعال شوی AXIS ویډیو ډیزاین Example variant. • د جامد نرخ ډیزاین لرې کړ او د ملټي نرخ ډیزاین Ex سره یې ځای په ځای کړample. • په DisplayPort Intel FPGA IP ډیزاین Exampد چټک پیل لارښود چې وايي د Intel Quartus Prime 21.4 سافټویر نسخه یوازې د لومړني ډیزاین ملاتړ کويamples. • د ډایرکټر جوړښت شکل د سم شکل سره بدل کړئ. • د ELF بیا تولیدولو برخه اضافه کړه File د ډیزاین تالیف او ازموینې لاندې. • د اضافي هارډویر د شاملولو لپاره د هارډویر او سافټویر اړتیاو برخه تازه کړه اړتیاوې
2021.12.13	21.	20.0.0	ابتدايي خوشې کول.

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه.
* نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.
ISO 9001:2015 ثبت شوی

آنلاین نسخه
فیډبیک واستوئ
UG-20347
ID: 709308
نسخه: 2022.09.02

اسناد / سرچینې

د انټیل ایف ټایل ډیسپلی پورټ FPGA IP ډیزاین Example [pdf] د کارونکي لارښود F-Tile DisplayPort FPGA IP ډیزاین Example، F-Tile DisplayPort، DisplayPort، FPGA IP ډیزاین Example، IP ډیزاین Example، UG-20347، 709308

حوالې

• د کارن لارښود