د F ټایل سیریل لایټ IV Intel FPGA IP کارن لارښود

منځپانګې پټول

د F ټایل سیریل لایټ IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود
د Intel® Quartus® Prime Design Suite لپاره تازه شوی: 22.1 IP نسخه: 5.0.0

آنلاین نسخه فیډبیک واستوئ

UG-20324

ID: 683074 نسخه: 2022.04.28

منځپانګې
منځپانګې
1. د F-Tile Serial Lite IV Intel® FPGA IP کارونکي لارښود په اړه……………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP اوورview…………………………………………………. 6 2.1. د معلوماتو خپرول………………………………………………………………………….. 7 2.2. ملاتړ شوي ځانګړتیاوې ……………………………………………………………………………….. 7 2.3. د IP نسخه د ملاتړ کچه……………………………………………………………………….. 8 2.4. د آلې د سرعت درجې ملاتړ……………………………………………………………………….. 8 2.5. د سرچینو کارول او ځنډ …………………………………………………………………… 9 2.6. د بانډ ویت موثریت……………………………………………………………………… ۹
3. پیل کول………………………………………………………………………………. 11 3.1. د Intel FPGA IP کور نصب او جواز ورکول……………………………………………………… 11 3.1.1. د Intel FPGA IP ارزونې حالت…………………………………………………. 11 3.2. د IP پارامترونو او اختیارونو مشخص کول……………………………………………………… 14 3.3. پیدا شوی File جوړښت……………………………………………………………… 14 3.4. د Intel FPGA IP کورونو سمول …………………………………………………………………… 16 3.4.1. د ډیزاین سمول او تصدیق کول ………………………………………………….. 17 3.5. په نورو EDA وسیلو کې د IP کور ترکیب کول………………………………………………. 17 3.6. د بشپړ ډیزاین تالیف کول …………………………………………………………………………..18
4. کاري توضیحات……………………………………………………………………………….. 19 4.1. د TX ډیټاپاټ…………………………………………………………………………………..20 4.1.1. TX MAC اډاپټر………………………………………………………………….. 21 4.1.2. د کنټرول کلمه (CW) داخلول……………………………………………………… 23 4.1.3. TX CRC……………………………………………………………………………… 28 4.1.4. TX MII انکوډر……………………………………………………………………….29 4.1.5. TX PCS او PMA ………………………………………………………………….. 30 4.2. RX Datapath……………………………………………………………………………… 30 4.2.1. RX PCS او PMA………………………………………………………………….. 31 4.2.2. RX MII ډیکوډر …………………………………………………………………… 31 4.2.3. RX CRC……………………………………………………………………………….. 31 4.2.4. RX ډیسک………………………………………………………………………….32 4.2.5. د RX CW لرې کول …………………………………………………………………………… 35 4.3. د ایف ټایل سیریل لایټ IV انټیل FPGA IP ساعت آرکیټیکچر…………………………………………. 36 4.4. بیا تنظیم او لینک پیل کول………………………………………………………………………..37 4.4.1. د TX بیا تنظیم او پیل کولو ترتیب………………………………………………. 38 4.4.2. د RX بیا تنظیم او پیل کولو ترتیب………………………………………………. 39 4.5. د لینک نرخ او د بینډ ویت موثریت محاسبه……………………………………………….. 40
5. پارامترونه………………………………………………………………………………………. ۴۲
6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سیګنالونه……………………………………………….. 44 6.1. د ساعت سیګنالونه………………………………………………………………………………….44 6.2. سیګنالونه بیا تنظیم کړئ……………………………………………………………………………………… 44 6.3. د MAC سیګنالونه……………………………………………………………………………………………… 45 6.4. د لیږدونکي بیا تنظیم کولو سیګنالونه……………………………………………………………… 48 6.5. د PMA سیګنالونه……………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 2

فیډبیک واستوئ

منځپانګې
7. د F-Tile Serial Lite IV Intel FPGA IP سره ډیزاین کول……………………………………………… 51 7.1. لارښوونې بیا تنظیم کړئ……………………………………………………………………………….. 51 7.2. د خطا اداره کولو لارښوونې ………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP کارن لارښود آرشیف…………………………………………. 52 9. د F-Tile سیریل لایټ IV Intel FPGA IP کارن لارښود لپاره د اسنادو بیاکتنې تاریخ………53

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 3

683074 | 2022.04.28 فیډبیک واستوئ

1. د F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود په اړه

دا سند د IP ځانګړتیاوې، د جوړښت توضیحات، د تولید لپاره ګامونه، او د F-Tile Serial Lite IV Intel® FPGA IP ډیزاین کولو لپاره لارښوونې بیانوي چې په Intel AgilexTM وسیلو کې د F-tile transceivers په کارولو سره.

مطلوب لیدونکي

دا سند د لاندې کاروونکو لپاره دی:
· د سیسټم په کچه ډیزاین پلان کولو مرحله کې د IP انتخاب کولو لپاره معماران ډیزاین کړئ
· د هارډویر ډیزاینران کله چې IP د دوی سیسټم کچې ډیزاین کې مدغم کوي
· د سیسټم په کچه سمولیشن او د هارډویر تصدیق مرحلو په جریان کې د اعتبار انجنیران

اړوند اسناد

لاندې جدول د نورو حوالې اسناد لیست کوي چې د F-Tile Serial Lite IV Intel FPGA IP پورې اړه لري.

جدول 1.

اړوند اسناد

حواله

F-Tile Serial Lite IV Intel FPGA IP ډیزاین Exampد کارونکي لارښود

د انټیل اګیلیکس وسیلې ډیټا شیټ

تفصیل
دا سند د F-Tile Serial Lite IV Intel FPGA IP ډیزاین پخوانی تولید، د کارونې لارښوونې، او فعال توضیحات وړاندې کوي.ampپه Intel Agilex وسیلو کې.
دا سند د انټیل اګیلیکس وسیلو لپاره بریښنایی ځانګړتیاوې ، د بدلولو ځانګړتیاوې ، د تشکیلاتو مشخصات او وخت بیانوي.

جدول 2.
CW RS-FEC PMA TX RX PAM4 NRZ

د مخففاتو او لغتونو لنډیز لیست
مخفف

د توسعې کنټرول کلمه ریډ - سلیمان فارورډ خطا اصالح فزیکي منځنی ضمیمه لیږدونکي رسیدونکی نبض-Amplitude انډول 4-د سطحې غیر بیرته ستنیدونکي صفر ته

ادامه…

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. * نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

ISO 9001:2015 ثبت شوی

1. د F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود په اړه 683074 | ۲۰۲۲.۰۴.۲۸

PCS MII XGMII

مخفف

د فزیک کوډینګ سبلایر میډیا خپلواک انٹرفیس 10 ګیګابایټ میډیا خپلواک انٹرفیس پراخول

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 5

683074 | 2022.04.28 فیډبیک واستوئ

2. F-Tile Serial Lite IV Intel FPGA IP اوورview

انځور 1.

د F-Tile Serial Lite IV Intel FPGA IP د چپ څخه چپ، بورډ څخه تر بورډ، او بیک پلین غوښتنلیکونو لپاره د لوړ بینډ ویت ډیټا اړیکو لپاره مناسب دی.

د F-Tile Serial Lite IV Intel FPGA IP د میډیا لاسرسي کنټرول (MAC)، فزیکي کوډینګ فرعي پرت (PCS)، او د فزیکي رسنیو ضمیمه (PMA) بلاکونه شاملوي. IP د ډیټا لیږد سرعت تر 56 Gbps پورې په هر لین کې د ډیرو څلورو PAM4 لینونو یا 28 Gbps په هر لین کې د اعظمي حد 16 NRZ لینونو سره ملاتړ کوي. دا IP لوړ بینډ ویت ، ټیټ سر چوکاټونه ، ټیټ I/O شمیره وړاندیز کوي ، او د لینونو او سرعت دواړو شمیرو کې د لوړې کچې وړتیا ملاتړ کوي. دا IP هم د F-tile ټرانسیور ایترنیټ PCS حالت سره د ډیټا نرخونو پراخه لړۍ ملاتړ سره په اسانۍ سره د تنظیم وړ دی.

دا IP د دوه لیږد حالتونو ملاتړ کوي:
· اساسی حالت – دا یو خالص سټرینګ موډ دی چیرې چې ډاټا د بینډ ویت د زیاتوالي لپاره د پیل کولو کڅوړې ، خالي دورې او پای پای پاکټ پرته لیږل کیږي. IP د برسټ د پیل په توګه لومړی معتبر معلومات اخلي.
· بشپړ حالت – دا د کڅوړې لیږد حالت دی. په دې حالت کې، IP د پیکټ په پیل او پای کې د ډیلیمیټر په توګه یو برسټ او د همغږۍ دورې لیږي.

د F-Tile سیریل لایټ IV د لوړې کچې بلاک ډیاګرام

د Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n لین بټونه (NRZ mode)/ 2*n لین بټونه (PAM4 حالت)

TX MAC

اډاپټر داخل کړئ

MII انکوډ

دودیز PCS

TX PCS

TX MII

د EMIB انکوډ سکریبلر FEC

TX PMA

n لین بیټس (PAM4 حالت) / n لین بیټس (NRZ حالت)
د TX سیریل انٹرفیس

د Avalon Streaming Interface RX
64*n لین بټونه (NRZ mode)/ 2*n لین بټونه (PAM4 حالت)

RX PCS

CW RMV

ډیسک

MII

DECODE سره سمون خوري

RX MII

EMIB

د بلاک سینک او FEC ډیسکرامبلر ډیکوډ کړئ

RX PMA

CSR

2n لین بیټس (PAM4 حالت) / n لین بیټس (NRZ حالت) RX سیریل انٹرفیس
د Avalon Memory-maped Interface Register Config

افسانه

نرم منطق

سخت منطق

ISO 9001:2015 ثبت شوی

2. F-Tile Serial Lite IV Intel FPGA IP اوورview 683074 | 2022.04.28

تاسو کولی شئ د F-Tile Serial Lite IV Intel FPGA IP ډیزاین تولید کړئampد IP ځانګړتیاو په اړه نور معلومات زده کړئ. د F-Tile Serial Lite IV Intel FPGA IP ډیزاین Ex ته مراجعه وکړئampد کارونکي لارښود.
اړوند معلومات · د فعالیت تفصیل په پاڼه 19 · F-Tile Serial Lite IV Intel FPGA IP Design Exampد کارونکي لارښود

2.1. د معلوماتو خپرول

د Intel FPGA IP نسخې تر 19.1 پورې د Intel Quartus® Prime Design Suite سافټویر نسخو سره سمون لري. د Intel Quartus Prime Design Suite سافټویر نسخه 19.2 کې پیل کول، Intel FPGA IP د نوي نسخې سکیم لري.

د Intel FPGA IP نسخه (XYZ) شمیره د هر Intel Quartus Prime سافټویر نسخه سره بدلیدلی شي. بدلون په کې:

X د IP لوی بیاکتنې ته اشاره کوي. که تاسو د Intel Quartus Prime سافټویر تازه کړئ، تاسو باید IP بیا تولید کړئ.
Y په ګوته کوي چې IP کې نوې ځانګړتیاوې شاملې دي. خپل IP بیا تولید کړئ ترڅو دا نوي ځانګړتیاوې شاملې کړي.
Z په ګوته کوي چې په IP کې کوچني بدلونونه شامل دي. خپل IP بیا تولید کړئ ترڅو دا بدلونونه شامل کړئ.

جدول 3.

د F-Tile Serial Lite IV Intel FPGA IP د خپرولو معلومات

د توکي IP نسخه Intel Quartus Prime نسخه د خپریدو نیټې امر کوډ

5.0.0 22.1 2022.04.28 IP-SLITE4F

تفصیل

2.2. ملاتړ شوي ځانګړتیاوې
لاندې جدول د F-Tile Serial Lite IV Intel FPGA IP کې موجود ځانګړتیاوې لیست کوي:

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 7

2. F-Tile Serial Lite IV Intel FPGA IP اوورview 683074 | 2022.04.28

جدول 4.

د F-Tile Serial Lite IV Intel FPGA IP ځانګړتیاوې

فیچر

تفصیل

د معلوماتو لیږد

· د PAM4 حالت لپاره:
- FHT په هر لین کې یوازې 56.1، 58، او 116 Gbps د اعظمي 4 لینونو سره ملاتړ کوي.
- FGT په هر لین کې تر 58 Gbps پورې د اعظمي حد 12 لینونو سره ملاتړ کوي.
د PAM18 حالت لپاره د ملاتړ شوي ټرانسیور ډیټا نرخونو په اړه د نورو توضیحاتو لپاره په 42 مخ کې 4 جدول ته مراجعه وکړئ.
· د NRZ حالت لپاره:
— FHT یوازې 28.05 او 58 Gbps په هر لین کې د اعظمي 4 لینونو سره ملاتړ کوي.
— FGT په هر لین کې تر 28.05 Gbps پورې د اعظمي 16 لینونو سره ملاتړ کوي.
د NRZ حالت لپاره د ملاتړ شوي ټرانسیور ډیټا نرخونو په اړه د نورو توضیحاتو لپاره په 18 مخ کې 42 جدول ته مراجعه وکړئ.
· د دوامداره سټرینګ (اساسي) یا پیکټ (بشپړ) حالتونو ملاتړ کوي.
· د ټیټ سر چوکاټ پاکټونو ملاتړ کوي.
· د هر برسټ اندازې لپاره د بایټ ګرانولریت لیږد ملاتړ کوي.
· د کارونکي لخوا پیل شوي یا اتوماتیک لین ترتیب ملاتړ کوي.
· د برنامه کولو وړ سمون دورې ملاتړ کوي.

PCS

· د سخت IP منطق کاروي چې د نرم منطق سرچینې کمولو لپاره د Intel Agilex F-tile transceivers سره مداخله کوي.
· د 4GBASE-KP100 مشخصاتو لپاره د PAM4 ماډلولو حالت ملاتړ کوي. RS-FEC تل په دې ماډل کولو حالت کې فعال شوی.
· د اختیاري RS-FEC ماډلولو حالت سره NRZ ملاتړ کوي.
· د 64b/66b کوډ کولو کوډ کولو ملاتړ کوي.

د تېروتنې کشف او اداره کول

· د TX او RX ډیټا لارو کې د CRC غلطی چیک کولو ملاتړ کوي. · د RX لینک غلطی چیک کولو ملاتړ کوي. · د RX PCS غلطی کشف ملاتړ کوي.

انٹرفیسونه

· د خپلواک لینکونو سره یوازې د بشپړ ډوپلیکس پاکټ لیږد ملاتړ کوي.
· د ټیټ لیږد ځنډ سره د ډیری FPGA وسیلو سره د نقطې څخه تر نقطې متقابل ارتباط کاروي.
· د کارونکي لخوا ټاکل شوي کمانډونو ملاتړ کوي.

2.3. د IP نسخه ملاتړ کچه

د F-Tile Serial Lite IV Intel FPGA IP لپاره د Intel Quartus Prime سافټویر او Intel FPGA وسیله ملاتړ په لاندې ډول دی:

جدول 5.

د IP نسخه او د ملاتړ کچه

د انټیل کوارټس پرائم 22.1

وسیله Intel Agilex F-tile transceivers

د IP نسخه سمولیشن تالیف هارډویر ډیزاین

5.0.0

2.4. د وسیلې سرعت درجې ملاتړ
د F-Tile Serial Lite IV Intel FPGA IP د Intel Agilex F-tile وسیلو لپاره د لاندې سرعت درجې ملاتړ کوي: · د لیږد سرعت درجه: -1، -2، او -3 · د اصلي سرعت درجه: -1، -2، او - 3

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 8

فیډبیک واستوئ

2. F-Tile Serial Lite IV Intel FPGA IP اوورview 683074 | 2022.04.28

اړوند معلومات
د ‏‎Intel Agilex Device Data Sheet‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ

2.5. د سرچینو کارول او ځنډ

د F-Tile Serial Lite IV Intel FPGA IP لپاره سرچینې او ځنډ د Intel Quartus Prime Pro Edition سافټویر نسخه 22.1 څخه ترلاسه شوي.

جدول 6.

د انټیل اګیلیکس ایف ټایل سیریل لایټ IV انټیل FPGA IP سرچینې کارول
د ځنډ اندازه کول د TX کور ان پټ څخه د RX کور محصول ته د دورې سفر ځنډ پراساس دي.

د انتقال ډول

ویرینټ

د ډیټا لینونو شمیره RS-FEC ALM

ځنډ (د TX اصلي ساعت دوره)

د FGT

28.05 Gbps NRZ 16

بنسټیز معلول 21,691 65

بشپړ معلول 22,135 65

بنسټیز فعال شوی 21,915 189

بشپړ فعال شوی 22,452 189

58 Gbps PAM4 12

بنسټیز فعال شوی 28,206 146

بشپړ فعال شوی 30,360 146

د FHT

58 Gbps NRZ

بنسټیز فعال شوی 15,793 146

بشپړ فعال شوی 16,624 146

58 Gbps PAM4 4

بنسټیز فعال شوی 15,771 154

بشپړ فعال شوی 16,611 154

116 Gbps PAM4 4

بنسټیز فعال شوی 21,605 128

بشپړ فعال شوی 23,148 128

2.6. د بانډ ویت موثریت

جدول 7.

د بانډ ویت موثریت

متغیرات لیږدونکي حالت

PAM4

د جریان حالت RS-FEC

بشپړ فعال شوی

بنسټیز فعال شوی

د سیریل انٹرفیس بټ نرخ په Gbps (RAW_RATE)
د کلمو په شمیر کې د لیږد اندازه (BURST_SIZE) (1)
د ساعت دوره کې د سمون موده (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

ترتیبات

NRZ

ډک

معلول

فعال شوی

28.0

2,048

4,096

بنسټیز معلول 28.0

28.0 فعال شوی

4,194,304

4,096

4,096 دوام لري…

(1) د بنسټیز حالت لپاره BURST_SIZE لامحدود ته نږدې کیږي، له همدې امله لوی شمیر کارول کیږي.

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 9

2. F-Tile Serial Lite IV Intel FPGA IP اوورview 683074 | 2022.04.28

متغیرات

ترتیبات

64/66b کوډ

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

د کلمو په شمیر کې د برسټ اندازې سر (BURST_SIZE_OVHD)

۹ (۱)

د ساعت په دوره کې 81,915 د نښه نښه کولو دوره (ALIGN_MARKER_PERIOD)

81,915

81,916

په 5 کې د السلیک مارکر پلنوالی

د ساعت دوره

(ALIGN_MARKER_WIDTH)

د بانډ ویت موثریت (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

اغیزمن نرخ (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

د کارونکي ساعت اعظمي فریکونسۍ (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

په 40 مخ کې د اړونده معلوماتو لینک نرخ او د بنډ ویت موثریت محاسبه

(2) په بشپړ حالت کې، د BURST_SIZE_OVHD اندازه د ډیټا جریان کې د START/END جوړه شوي کنټرول کلمې شاملې دي.
(3) د بنسټیز حالت لپاره، BURST_SIZE_OVHD 0 دی ځکه چې د سټینګ پرمهال هیڅ START/END شتون نلري.
(4) د بینډ ویت موثریت محاسبه کولو لپاره د لینک نرخ او د بینډ ویت موثریت محاسبې ته مراجعه وکړئ.
(5) د اغیزمن نرخ محاسبې لپاره د لینک نرخ او د بینډ ویت موثریت محاسبې ته مراجعه وکړئ.
(6) د اعظمي کارونکي ساعت فریکوینسي محاسبې لپاره د لینک نرخ او د بینڈوډت موثریت محاسبې ته مراجعه وکړئ.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 10

فیډبیک واستوئ

683074 | 2022.04.28 فیډبیک واستوئ

3. پیل کول

3.1. د Intel FPGA IP کور نصب او جواز ورکول

د Intel Quartus Prime سافټویر نصب کې د Intel FPGA IP کتابتون شامل دی. دا کتابتون د اضافي جواز اړتیا پرته ستاسو د تولید کارولو لپاره ډیری ګټور IP کورونه چمتو کوي. ځینې Intel FPGA IP کور د تولید کارولو لپاره د جلا جواز پیرود ته اړتیا لري. د Intel FPGA IP ارزونې حالت تاسو ته اجازه درکوي د دې جواز لرونکي Intel FPGA IP کورونه په سمولیشن او هارډویر کې ارزونه وکړئ ، مخکې لدې چې د بشپړ تولید IP کور جواز اخیستلو پریکړه وکړئ. تاسو یوازې اړتیا لرئ د جواز لرونکي Intel IP cores لپاره د بشپړ تولید جواز واخلئ وروسته له دې چې تاسو د هارډویر ازموینې بشپړې کړئ او په تولید کې د IP کارولو ته چمتو یاست.

د Intel Quartus Prime سافټویر په لاندې ځایونو کې د ډیفالټ لخوا IP کورونه نصبوي:

انځور 2.

د IP کور نصبولو لاره
intelFPGA(_pro) کوارټس - د Intel Quartus Prime سافټویر ip لري - د Intel FPGA IP کتابتون او د دریمې ډلې IP کور altera لري - د Intel FPGA IP کتابتون سرچینې کوډ لري - د Intel FPGA IP سرچینه لري files

جدول 8.

د IP کور نصبولو ځایونه

ځای

سافټویر

:intelFPGA_proquartusipaltera

د Intel Quartus Prime Pro Edition

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

پلیټ فارم وینډوز * لینکس *

یادونه:

د Intel Quartus Prime سافټویر د نصبولو په لاره کې د ځایونو ملاتړ نه کوي.

3.1.1. د Intel FPGA IP ارزونې حالت
د وړیا Intel FPGA IP ارزونې حالت تاسو ته اجازه درکوي د پیرود دمخه سمولیشن او هارډویر کې جواز لرونکي Intel FPGA IP کورونه ارزونه وکړئ. د Intel FPGA IP ارزونې حالت د اضافي جواز پرته د لاندې ارزونو ملاتړ کوي:
· ستاسو په سیسټم کې د جواز لرونکي Intel FPGA IP کور چلند سمول کړئ. · د IP کور فعالیت، اندازه او سرعت په چټکۍ او اسانۍ سره تایید کړئ. · د وخت محدود وسیله پروګرام جوړول fileد ډیزاینونو لپاره چې د IP کورونه پکې شامل دي. · یو وسیله د خپل IP کور سره برنامه کړئ او خپل ډیزاین په هارډویر کې تایید کړئ.

ISO 9001:2015 ثبت شوی

3. پیل کول
683074 | 2022.04.28
د Intel FPGA IP ارزونې حالت د لاندې عملیاتو حالتونو ملاتړ کوي:
· ټیتر شوی – اجازه ورکوي ډیزاین چلوي چې جواز لرونکی Intel FPGA IP لري د نامعلوم وخت لپاره ستاسو د بورډ او کوربه کمپیوټر ترمینځ اړیکې سره. ټیتر شوی حالت د سریال ګډ ازموینې عمل ګروپ ته اړتیا لري (JTAG) کیبل د J تر مینځ وصل شویTAG ستاسو په بورډ او کوربه کمپیوټر کې بندر، کوم چې د هارډویر ارزونې دورې لپاره د Intel Quartus Prime Programmer پرمخ وړي. پروګرامر یوازې د Intel Quartus Prime سافټویر لږترلږه نصب ته اړتیا لري، او د Intel Quartus Prime جواز ته اړتیا نلري. کوربه کمپیوټر د J له لارې وسیله ته د دوراني سیګنال لیږلو سره د ارزونې وخت کنټرولويTAG بندر که چیرې په ډیزاین کې ټول جواز لرونکي IP کورونه د ټیتر شوي حالت ملاتړ وکړي، د ارزونې وخت تر هغه وخته پورې دوام کوي چې د IP اصلي ارزونې پای ته ورسیږي. که ټول IP کورونه د لامحدود ارزونې وخت ملاتړ وکړي، وسیله وخت نه ختمیږي.
· غیر منظم شوی – د محدود وخت لپاره د جواز لرونکي IP لرونکي ډیزاین چلولو ته اجازه ورکوي. که چیرې وسیله د کوربه کمپیوټر څخه د Intel Quartus Prime سافټویر چلولو څخه منحل شي نو د IP کور بیرته نه جوړ شوي حالت ته راستون کیږي. د آی پي کور هم بیرته راستانه شوي حالت ته راستون کیږي که چیرې په ډیزاین کې کوم بل جواز لرونکي IP کور د ټیتر شوي حالت ملاتړ ونه کړي.
کله چې په ډیزاین کې د هر جواز لرونکي Intel FPGA IP لپاره د ارزونې وخت پای ته ورسیږي، ډیزاین فعالیت ودروي. ټول IP کورونه چې د Intel FPGA IP ارزونې حالت کاروي په ورته وخت کې کله چې په ډیزاین کې کوم IP کور وخت پای ته ورسیږي. کله چې د ارزونې وخت پای ته ورسیږي، تاسو باید د هارډویر تایید ته دوام ورکولو دمخه د FPGA وسیله بیا پروګرام کړئ. د تولید لپاره د IP کور کارولو پراخولو لپاره، د IP کور لپاره د بشپړ تولید جواز واخلئ.
تاسو باید لایسنس واخلئ او د بشپړ تولید جواز کیلي تولید کړئ مخکې لدې چې تاسو د غیر محدود وسیلې برنامه رامینځته کړئ file. د Intel FPGA IP ارزونې حالت په جریان کې، کمپیلر یوازې د وخت محدود وسیله برنامه رامینځته کوي file (( _time_limited.sof) چې د وخت په حد کې پای ته رسیږي.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 12

فیډبیک واستوئ

3. پیل کول 683074 | ۲۰۲۲.۰۴.۲۸

انځور 3.

د Intel FPGA IP ارزونې حالت جریان
د Intel FPGA IP کتابتون سره د Intel Quartus Prime سافټویر نصب کړئ

د جواز لرونکي Intel FPGA IP کور پیرامیټریز او انسټاګرام کړئ

په ملاتړ شوي سمیلیټر کې IP تایید کړئ

د Intel Quartus Prime سافټویر کې ډیزاین تالیف کړئ

د وخت محدود وسیلې برنامې رامینځته کړئ File

د Intel FPGA وسیله برنامه کړئ او په بورډ کې عملیات تصدیق کړئ
د تولید کارولو لپاره هیڅ IP چمتو نه دی؟
هو یو بشپړ تولید وپیرئ
د IP جواز

یادونه:

په سوداګریزو محصولاتو کې جواز لرونکي IP شامل کړئ
د پیرامیټریشن مرحلو او پلي کولو توضیحاتو لپاره د هر IP کور کارونکي لارښود ته مراجعه وکړئ.
Intel د IP کورونه په یوه څوکۍ کې جواز ورکوي، دایمي اساس. د جواز په فیس کې د لومړي کال ساتنه او ملاتړ شامل دي. تاسو باید د ساتنې قرارداد نوي کړئ ترڅو تازه معلومات ترلاسه کړئ، بګ فکسونه، او تخنیکي ملاتړ د لومړي کال څخه هاخوا. تاسو باید د Intel FPGA IP cores لپاره د بشپړ تولید جواز واخلئ کوم چې د تولید جواز ته اړتیا لري، مخکې له دې چې پروګرام جوړ کړي fileدا چې تاسو کولی شئ د نامحدود وخت لپاره وکاروئ. د Intel FPGA IP ارزونې حالت په جریان کې، کمپیلر یوازې د وخت محدود وسیله برنامه رامینځته کوي file (( _time_limited.sof) چې د وخت په حد کې پای ته رسیږي. د خپل تولید جواز کلیدونو ترلاسه کولو لپاره، د Intel FPGA د ځان خدمت جواز ورکولو مرکز ته لاړ شئ.
د Intel FPGA سافټویر لایسنس تړونونه د جواز لرونکي IP کورونو نصب او کارول اداره کوي، د Intel Quartus Prime ډیزاین سافټویر، او ټول غیر جواز لرونکي IP کورونه.

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 13

3. پیل کول 683074 | ۲۰۲۲.۰۴.۲۸
اړوند معلومات · د Intel FPGA جواز ورکولو ملاتړ مرکز · د Intel FPGA سافټویر نصب او جواز ورکولو پیژندنه
3.2. د IP پیرامیټونه او اختیارونه مشخص کول
د IP پیرامیټر مدیر تاسو ته اجازه درکوي ژر تر ژره خپل دودیز IP تغیرات تنظیم کړئ. د Intel Quartus Prime Pro Edition سافټویر کې د IP اختیارونو او پیرامیټونو مشخص کولو لپاره لاندې مرحلې وکاروئ.
1. که تاسو دمخه د Intel Quartus Prime Pro Edition پروژه نلرئ په کوم کې چې ستاسو د F-Tile Serial Lite IV Intel FPGA IP مدغم کړئ، تاسو باید یوه جوړه کړئ. a. د Intel Quartus Prime Pro Edition کې، کلیک وکړئ File د نوي کوارټس پریم پروژه رامینځته کولو لپاره د نوې پروژې وزرډ ، یا File د موجوده کوارټس پریم پروژې خلاصولو لپاره پروژه خلاص کړئ. وزرډ تاسو ته د وسیله مشخص کولو لپاره هڅوي. ب. د وسیلې کورنۍ Intel Agilex مشخص کړئ او د تولید F-tile وسیله غوره کړئ چې د IP لپاره د سرعت درجې اړتیاوې پوره کوي. ج. په پای کې کلیک وکړئ.
2. په IP کتلاګ کې، د F-Tile Serial Lite IV Intel FPGA IP ومومئ او غوره کړئ. د نوي IP تغیر کړکۍ څرګندیږي.
3. د خپل نوي دودیز IP توپیر لپاره د لوړې کچې نوم مشخص کړئ. د پیرامیټر مدیر د IP تغیراتو تنظیمات په a کې خوندي کوي file نومول شوی .ip.
4. په ښه کلیک وکړئ. د پیرامیټر مدیر څرګندیږي. 5. د خپل IP توپیر لپاره پیرامیټونه مشخص کړئ. د پیرامیټر برخې ته مراجعه وکړئ
د ‏‎F-Tile Serial Lite IV Intel FPGA IP parameters‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ 6. په اختیاري توګه، د سمولیشن ټیسټ بینچ یا تالیف او هارډویر ډیزاین رامینځته کولو لپاره
exampاو، د ډیزاین Ex کې لارښوونې تعقیب کړئampد کارونکي لارښود. 7. HDL پیدا کړئ کلیک وکړئ. د نسل ډیالوګ بکس څرګندیږي. 8. محصول مشخص کړئ file د نسل اختیارونه، او بیا تولید کلیک وکړئ. د IP توپیر
fileستاسو د ځانګړتیاوو سره سم تولید کړئ. 9. په پای کلیک وکړئ. د پیرامیټر مدیر د لوړې کچې .ip اضافه کوي file اوسني ته
پروژه په اتوماتيک ډول. که تاسو ته په لاسي ډول د .ip اضافه کولو غوښتنه وشي file پروژې ته، د پروژې اضافه کول / لرې کول کلیک وکړئ Fileپه پروژه کې د اضافه کولو لپاره file. 10. د خپل IP تغیراتو رامینځته کولو او انسټینیټ کولو وروسته ، د پورټونو سره د نښلولو لپاره مناسب پن ګمارنه وکړئ او د هر ډول مناسب RTL پیرامیټرونه تنظیم کړئ.
د اړونده معلوماتو پیرامیټونه په 42 پاڼه کې
3.3. پیدا شوی File جوړښت
د Intel Quartus Prime Pro Edition سافټویر لاندې IP محصول تولیدوي file جوړښت
په اړه د معلوماتو لپاره file د ډیزاین جوړښت example، د F-Tile Serial Lite IV Intel FPGA IP ډیزاین Exampد کارونکي لارښود.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 14

فیډبیک واستوئ

3. پیل کول 683074 | ۲۰۲۲.۰۴.۲۸

شکل 4. F-Tile Serial Lite IV Intel FPGA IP تولید شوی Files
.ip – IP ادغام file

د IP توپیر files

_ د IP توپیر files

example_design

.cmp - د VHDL اجزا اعلامیه file _bb.v – Verilog HDL تور بکس EDA ترکیب file _inst.v او .vhd – Sample instantiation templates .xml- XML راپور file

Exampستاسو د IP اصلي ډیزاین لپاره د ځای ځایample files. اصلي ځای example_design، مګر تاسو ته ویل کیږي چې بله لاره مشخص کړئ.

.qgsimc – د زیاتیدونکي بیا رغولو مالتړ لپاره د سمولو پارامترونه لیست کوي .qgsynthc – د زیاتیدونکي بیا رغولو مالتړ لپاره د ترکیب پیرامیټرونه لیست کوي

.qip – د IP ترکیب لیست کوي files

_generation.rpt- د IP تولید راپور

.sopcinfo- د سافټویر وسیلې-چین ادغام file .html- ارتباط او د حافظې نقشه ډاټا

.csv – دنده پېن کړئ file

.spd - د انفرادي سمولو سکریپټ سره یوځای کوي

سم سمول files

synth IP ترکیب files

.v د لوړې کچې سمول file

.v د لوړې کچې IP ترکیب file

سیمالټ سکریپټونه

فرعي کور کتابتونونه

synth
د فرعي کور ترکیب files

سم
د فرعي کور سمول files

جدول 9.

F-Tile Serial Lite IV Intel FPGA IP تولید شوی Files

File نوم

تفصیل

.ip

د پلیټ فارم ډیزاینر سیسټم یا د لوړې کچې IP توپیر file. هغه نوم دی چې تاسو یې د خپل IP توپیر ورکوئ.

.cmp

د VHDL جز اعالمیه (.cmp) file یو متن دی file چې ځایی عمومي او پورټ تعریفونه لري چې تاسو یې د VHDL ډیزاین کې کارولی شئ files.

.html

یو راپور چې د پیوستون معلومات لري، د حافظې نقشه د هر مالک په اړه د هر غلام پته ښیې چې دا ورسره تړلی دی، او د پیرامیټر دندې.

_generation.rpt

IP یا د پلیټ فارم ډیزاینر نسل لاګ file. د IP تولید په جریان کې د پیغامونو لنډیز.

.qgsimc

د زیاتیدونکي بیا رغولو مالتړ لپاره د سمولو پیرامیټونه لیست کوي.

.qgsynthc

د ترکیب پیرامیټرونه لیست کوي ترڅو د زیاتیدونکي بیا تولید ملاتړ وکړي.

.qip

په Intel Quartus Prime سافټویر کې د IP برخې مدغم او تالیف کولو لپاره د IP برخې په اړه ټول اړین معلومات لري.
ادامه…

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 15

3. پیل کول 683074 | ۲۰۲۲.۰۴.۲۸

File نوم .sopcinfo
.csv .spd _bb.v _inst.v یا _inst.vhd .regmap
.svd
.v یا .vhd لارښود/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

تفصیل
ستاسو د پلیټ فارم ډیزاینر سیسټم کې اړیکې او د IP برخې پیرامیټریزیشنونه تشریح کوي. تاسو کولی شئ د دې مینځپانګې تحلیل کړئ ترڅو اړتیاوې ترلاسه کړئ کله چې تاسو د IP برخو لپاره سافټویر ډرایور رامینځته کوئ. لاندې وسیلې لکه د Nios® II اوزار سلسله دا کاروي file. د .sopcinfo file او سیسټم file د Nios II وسیلې سلسلې لپاره رامینځته شوي د هر مالک لپاره د هر غلام لپاره د پتې نقشې معلومات شامل دي چې غلام ته لاسرسی لري. مختلف ماسټران ممکن د ځانګړي غلام برخې ته د لاسرسي لپاره مختلف پته نقشه ولري.
د IP برخې د اپ گریڈ حالت په اړه معلومات لري.
اړین داخله file د ip-make-simscript لپاره د ملاتړ شوي سمیلیټرونو لپاره د سمولو سکریپټ تولیدولو لپاره. د .spd file یو لیست لري fileد سمولو لپاره رامینځته شوی ، د یادونو په اړه معلوماتو سره چې تاسو یې پیل کولی شئ.
تاسو کولی شئ د ویریلوګ تور بکس وکاروئ (_bb.v) file د تور بکس په توګه د کارولو لپاره د خالي ماډل اعالمیې په توګه.
HDL example instantiation template. تاسو کولی شئ د دې مینځپانګې کاپي او پیسټ کړئ file ستاسو په HDL کې file د IP تغیرات پیلولو لپاره.
که چیرې IP د راجستر معلومات ولري، regmap file تولیدوي. د .regmap file د ماسټر او غلام انٹرفیس د راجستر نقشه معلومات بیانوي. دا file د .sopcinfo بشپړوي file د سیسټم په اړه نور تفصيلي راجستر معلومات چمتو کولو سره. دا د راجستر نندارې وړوي views او د سیسټم کنسول کې د کاروونکي دودیز احصایې.
د هارډ پروسیسر سیسټم (HPS) سیسټم ډیبګ وسیلو ته اجازه ورکوي view د پلیټ فارم ډیزاینر سیسټم کې د HPS سره وصل شوي پرفیریلز راجسټر نقشې. د ترکیب په جریان کې، د .svd files د غلام انٹرفیسونو لپاره چې د سیسټم کنسول ماسټرانو ته لیدل کیږي په .sof کې زیرمه شوي. file د ډیبګ برخه کې. د سیسټم کنسول دا برخه لولي، کوم چې د پلیټ فارم ډیزاینر کولی شي د راجستر نقشې معلوماتو لپاره پوښتنه وکړي. د سیسټم غلامانو لپاره، د پلیټ فارم ډیزاینر کولی شي د نوم په واسطه راجسترونو ته لاسرسی ومومي.
HDL files چې د ترکیب یا سمولیشن لپاره هر فرعي ماډل یا د ماشوم IP انسټیټیوټ کوي.
د ماډل سیم*/QuestaSim* سکریپټ msim_setup.tcl لري ترڅو سمولیشن تنظیم او چل کړي.
یو شیل سکریپټ لري vcs_setup.sh د VCS * سمولیشن تنظیم او چلولو لپاره. د شیل سکریپټ vcsmx_setup.sh او synopsys_sim.setup لري file د VCS MX سمولیشن تنظیم او چلولو لپاره.
د شیل سکریپټ xcelium_setup.sh او نور ترتیب لري fileد Xcelium* سمولیشن تنظیم او چلولو لپاره.
HDL لري fileد IP فرعي ماډلونو لپاره.
د هر تولید شوي ماشوم IP لارښود لپاره، د پلیټ فارم ډیزاینر synth/ او sim/ فرعي لارښودونه تولیدوي.

3.4. د Intel FPGA IP کورونو سمول
د Intel Quartus Prime سافټویر په ځانګړي EDA سمیلیټرونو کې د IP کور RTL سمولیشن ملاتړ کوي. د IP نسل په اختیاري توګه سمولیشن رامینځته کوي files، د فعال سمولیشن ماډل په شمول، کوم ټیسټ بینچ (یا پخوانیample ډیزاین)، او د هر IP کور لپاره د پلورونکي ځانګړي سمیلیټر ترتیب سکریپټونه. تاسو کولی شئ د فعال سمولیشن ماډل او هر ټیسټ بینچ یا پخوانی وکاروئampد سمولو لپاره ډیزاین. د IP تولید تولید کې ممکن د هر ټیسټ بینچ تالیف او چلولو لپاره سکریپټونه هم شامل وي. سکریپټونه ټول ماډلونه یا کتابتونونه لیست کوي چې تاسو ورته اړتیا لرئ د خپل IP کور سمولو لپاره.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 16

فیډبیک واستوئ

3. پیل کول 683074 | ۲۰۲۲.۰۴.۲۸

د Intel Quartus Prime سافټویر د ډیری سمیلیټرونو سره ادغام چمتو کوي او د ډیری سمولیشن جریانونو ملاتړ کوي ، پشمول ستاسو خپل سکریپټ شوي او دودیز سمولیشن جریانونه. هر هغه جریان چې تاسو یې غوره کوئ، د IP اصلي سمول لاندې مرحلې شاملې دي:
1. IP HDL تولید کړئ، ټیسټ بینچ (یا پخوانیample ډیزاین)، او سمیلیټر ترتیب سکریپټ files.
2. خپل سمیلیټر چاپیریال او هر ډول سمولیشن سکریپټونه تنظیم کړئ.
3. د سمولو ماډل کتابتونونه تالیف کړئ.
4. خپل سمیلیټر چل کړئ.

3.4.1. د ډیزاین سمول او تصدیق کول

په ډیفالټ ، د پیرامیټر مدیر سمیلیټر ځانګړي سکریپټونه رامینځته کوي چې د Intel FPGA IP ماډلونو او سمولیشن ماډل کتابتون تالیف کولو ، توضیح کولو ، او انډول کولو لپاره کمانډونه لري files. تاسو کولی شئ کمانډونه په خپل سمولیشن ټیسټ بینچ سکریپټ کې کاپي کړئ ، یا دا ترمیم کړئ fileستاسو د ډیزاین او ټیسټ بینچ تالیف کولو ، توضیح کولو او سمولو لپاره کمانډونه اضافه کول.

جدول 10. د Intel FPGA IP کور سمولیشن سکریپټونه

سیمالټ

File لارښود

ماډل سیم

_سم/مشوره

کوسټاسم

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

ایکسیلیم

_sim/xcelium

سکریپټ msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. په نورو EDA وسیلو کې د IP کور ترکیب کول
په اختیاري توګه، د ډیزاین ترکیب کولو لپاره بل ملاتړ شوی EDA وسیله وکاروئ چې پکې د Intel FPGA IP کورونه شامل دي. کله چې تاسو د IP اصلي ترکیب تولید کړئ fileد دریمې ډلې EDA ترکیب وسیلو سره د کارولو لپاره ، تاسو کولی شئ د ساحې او وخت اټکل کولو netlist رامینځته کړئ. د نسل فعالولو لپاره، د دریمې ډلې EDA ترکیب وسیلو لپاره د وخت او سرچینو اټکلونو رامینځته کول فعال کړئ کله چې ستاسو د IP توپیر دودیز کړئ.
د ساحې او وخت اټکل netlist د IP اصلي ارتباط او جوړښت تشریح کوي، مګر د ریښتینې فعالیت په اړه توضیحات نه شاملوي. دا معلومات د دریمې ډلې ترکیب وسیلې وړوي ترڅو د ساحې او وخت اټکلونو ښه راپور ورکړي. سربیره پردې، د ترکیب وسیلې کولی شي د وخت معلوماتو څخه کار واخلي ترڅو د وخت لخوا پرمخ وړل شوي اصلاح ترلاسه کړي او د پایلو کیفیت ښه کړي.
د Intel Quartus Prime سافټویر تولیدوي _syn.v netlist file د ویریلوګ HDL بڼه کې، پرته له دې چې محصول ته پام وکړئ file هغه بڼه چې تاسو یې مشخص کوئ. که تاسو د ترکیب لپاره دا جال لیست کاروئ، تاسو باید د IP کور ریپر شامل کړئ file .v یا .vhd ستاسو د Intel Quartus Prime پروژه کې.

(7) که تاسو د EDA وسیلې اختیار نه وي ترتیب کړی – کوم چې تاسو ته وړتیا درکوي د دریمې ډلې EDA سمیلیټرونه د Intel Quartus Prime سافټویر څخه پیل کړئ – دا سکریپټ په ماډلسیم یا QuestaSim سمیلیټر Tcl کنسول کې پرمخ وړئ (نه د Intel Quartus Prime سافټویر کې. Tcl کنسول) د هر ډول غلطیو څخه مخنیوي لپاره.

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 17

3. پیل کول 683074 | ۲۰۲۲.۰۴.۲۸
3.6. د بشپړ ډیزاین تالیف کول
تاسو کولی شئ د خپل ډیزاین تالیف کولو لپاره د Intel Quartus Prime Pro Edition سافټویر کې د پروسس کولو مینو کې د سټارټ تالیف کمانډ وکاروئ.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 18

فیډبیک واستوئ

683074 | 2022.04.28 فیډبیک واستوئ

4. کاري توضیحات

انځور 5.

F-Tile Serial Lite IV Intel FPGA IP د MAC او ایترنیټ PCS څخه جوړ دی. MAC د MII انٹرفیسونو له لارې د دودیز PCS سره اړیکه نیسي.

IP د دوه ماډل کولو حالتونو ملاتړ کوي:
· PAM4 – د انتخاب لپاره د 1 څخه تر 12 شمیره لینونه چمتو کوي. IP تل د PAM4 ماډلولیشن حالت کې د هر لین لپاره دوه PCS چینلونه انسټاګرام کوي.
· NRZ – د انتخاب لپاره د 1 څخه تر 16 شمیره لینونه چمتو کوي.

د هر ماډل کولو حالت د دوه ډیټا حالتونو ملاتړ کوي:
· اساسی حالت – دا یو خالص سټرینګ موډ دی چیرې چې ډاټا د بینډ ویت د زیاتوالي لپاره د پیل کولو کڅوړې ، خالي دورې او پای پای پاکټ پرته لیږل کیږي. IP د برسټ د پیل په توګه لومړی معتبر معلومات اخلي.

د بنسټیز حالت ډیټا لیږد tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D

ISO 9001:2015 ثبت شوی

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

انځور 6.

· بشپړ حالت – دا د پیکټ حالت ډیټا لیږد دی. په دې حالت کې، IP د پیکټ په پیل او پای کې د ډیلیمیټرونو په توګه یو برسټ او د همغږۍ دورې لیږي.

د بشپړ موډ ډیټا لیږد tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D

اړوند معلومات · F-Tile Serial Lite IV Intel FPGA IP Overview په 6 پاڼه کې · F-Tile Serial Lite IV Intel FPGA IP ډیزاین Exampد کارونکي لارښود

4.1. د TX ډیټاپاټ
د TX ډیټاپاټ لاندې برخې لري: · MAC اډاپټر · د کنټرول کلمې داخلولو بلاک · CRC · MII انکوډر · PCS بلاک · PMA بلاک

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 20

فیډبیک واستوئ

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸
شکل 7. د TX ډیټاپاټ

د کاروونکي منطق څخه

TX MAC

د Avalon Streaming Interface

MAC اډاپټر

د کلمې داخلول کنټرول کړئ

CRC

د MII کوډ کوونکی

د MII انٹرفیس ګمرک PCS
PCS او PMA

د نورو FPGA وسیلو ته د TX سیریل انٹرفیس

4.1.1. د TX MAC اډاپټر
د TX MAC اډاپټر د Avalon® سټیمینګ انٹرفیس په کارولو سره د کارونکي منطق ته د معلوماتو لیږد کنټرولوي. دا بلاک د کارونکي لخوا ټاکل شوي معلوماتو لیږد او جریان کنټرول ملاتړ کوي.

د کارونکي لخوا ټاکل شوي معلوماتو لیږدول

په بشپړ حالت کې، IP د tx_is_usr_cmd سیګنال چمتو کوي چې تاسو یې د کارونکي لخوا ټاکل شوي معلوماتو دورې پیل کولو لپاره کارولی شئ لکه د کارونکي منطق ته XOFF/XON لیږد. تاسو کولی شئ د دې سیګنال په ټینګار سره د کارونکي لخوا ټاکل شوي معلوماتو لیږد جریان پیل کړئ او د tx_avs_data په کارولو سره د tx_avs_startofpacket او tx_avs_valid سیګنالونو ادعا کولو سره معلومات انتقال کړئ. بیا بلاک د دوه دورو لپاره tx_avs_ready ډیسټ کوي.

یادونه:

د کارونکي لخوا ټاکل شوي معلومات فیچر یوازې په بشپړ حالت کې شتون لري.

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 21

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

انځور 8.

د جریان کنټرول

داسې شرایط شتون لري چیرې چې TX MAC د کارونکي منطق څخه ډیټا ترلاسه کولو لپاره چمتو ندي لکه د لینک بیا تنظیم کولو پروسې په جریان کې یا کله چې د کارونکي منطق څخه د لیږد لپاره هیڅ معلومات شتون نلري. د دې شرایطو له امله د معلوماتو له لاسه ورکولو څخه مخنیوي لپاره ، IP د کارونکي منطق څخه د معلوماتو جریان کنټرول لپاره tx_avs_ready سیګنال کاروي. IP سیګنال بندوي کله چې لاندې شرایط رامینځته شي:
· کله چې tx_avs_startofpacket تاکید کیږي، tx_avs_ready د یو ساعت دورې لپاره بندیږي.
· کله چې tx_avs_endofpacket تاکید کیږي، tx_avs_ready د یو ساعت دورې لپاره بندیږي.
· کله چې کوم جوړه شوې CWs ادعا کیږي tx_avs_ready د دوه ساعتو دورو لپاره بندیږي.
· کله چې د RS-FEC سیده مارکر داخلول د ګمرک PCS انٹرفیس کې واقع کیږي، tx_avs_ready د څلورو ساعتو دورو لپاره بندیږي.
· هر 17 ایترنیټ کور کلاک د PAM4 ماډلولو موډ کې او هر 33 ایترنیټ کور کلاک د NRZ ماډلولیشن حالت کې. tx_avs_ready د یو ساعت دورې لپاره بند شوی دی.
· کله چې د کارونکي منطق د معلوماتو د لیږد پرمهال tx_avs_valid ردوي.

لاندې د وخت ډیاګرامونه د مثال په توګه ديampد TX MAC اډاپټر د معلوماتو جریان کنټرول لپاره tx_avs_ready په کارولو سره.

د tx_avs_valid Deassertion او START/END جوړه شوي CWs سره د جریان کنټرول

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

د اعتبار وړ سیګنال deasserts

D5 D6

tx_avs_ready tx_avs_startofpacket

د END-STRT CW داخلولو لپاره د دوه سایکلونو لپاره چمتو سیګنال ډیسرټونه

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN پای STRT D0 D1 D2 D3 خالي D4

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 22

فیډبیک واستوئ

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

انځور 9.

د سیند مارکر داخلولو سره د جریان کنټرول
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN+1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ډان -1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

انځور 10.

د START/END جوړه شوي CWs سره د جریان کنټرول د الینمینټ مارکر داخلولو سره سمون لري

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 پای STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 پای STRT D0

CRC_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 پای STRT D0

MII_ډاټا

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 پای STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

ډان -1

پای STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. د کنټرول کلمه (CW) داخلول
د F-Tile Serial Lite IV Intel FPGA IP د کارونکي منطق څخه د ان پټ سیګنالونو پراساس CWs جوړوي. CWs د پی سی ایس بلاک ته د پیکټ ډیلیمیټرونه، د لیږد حالت معلومات یا د کاروونکي ډاټا څرګندوي او دوی د XGMII کنټرول کوډونو څخه اخیستل شوي.
لاندې جدول د ملاتړ شوي CWs توضیحات ښیې:

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 23

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

جدول 11.
سیده پیل کړئ

د ملاتړ شوي CWs توضیحات

د کلمو شمیر (1 کلمه

= 64 بټونه)

هو

EMPTY_CYC

هو

IDLE

نه

ډاټا

هو

په بند کې

تفصیل
د ډیټا ډیمیټر پیل د ډیټا ډیمیټر پای. د RX سمون لپاره د کنټرول کلمه (CW). د معلوماتو لیږد کې خالي دورې. IDLE (د بانډ څخه بهر). پېلوډ

جدول 12. د CW ساحې توضیحات
ساحه RSVD num_valid_bytes_eob
خالي eop sop seop سی آر سی 32 usr

تفصیل
خوندي ساحه د راتلونکي توسیع لپاره کارول کیدی شي. په ۰ پورې تړلی دی.
په وروستي کلمه کې د اعتبار وړ بایټونو شمیر (64-bit). دا د 3bit ارزښت دی. · 3'b000: 8 بایټ · 3'b001: 1 بایټ · 3'b010: 2 بایټ · 3'b011: 3 بایټ · 3'b100: 4 بایټ · 3'b101:5 بایټ · 3'b110: 6 بایټ · 3'b111: 7 بایټ
د برسټ په پای کې د غیر معتبر کلمو شمیر.
د RX Avalon سټرینګ انٹرفیس ته اشاره کوي ترڅو د پای پای سیګنال تاکید وکړي.
د RX Avalon سټریمینګ انٹرفیس ته اشاره کوي ترڅو د پیکټ پیل سیګنال تاکید کړي.
د RX Avalon سټیمینګ انٹرفیس په ګوته کوي ترڅو په ورته دوره کې د پیکټ پیل او پای پاکټ ټینګار وکړي.
د RX سمون وګورئ.
د حساب شوي CRC ارزښتونه.
دا په ګوته کوي چې د کنټرول کلمه (CW) د کارونکي لخوا ټاکل شوي معلومات لري.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 24

فیډبیک واستوئ

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

4.1.2.1. د سوځولو پیل CW

شکل 11. د برسټ د پیل CW بڼه

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

ډاټا

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

چینل

7:0

hFB(شروع)

کنټرول 7:0

جدول 13.

په بشپړ حالت کې، تاسو کولی شئ د tx_avs_startofpacket سیګنال په ټینګار سره START CW داخل کړئ. کله چې تاسو یوازې د tx_avs_startofpacket سیګنال تاکید کوئ، د سوپ بټ تنظیم شوی. کله چې تاسو دواړه tx_avs_startofpacket او tx_avs_endofpacket سیګنالونه تاکید کړئ، seop بټ تنظیم شوی.

د CW ساحې ارزښتونه پیل کړئ
د ساحې سوپ/سیپ
usr (8)
سمون

ارزښت

د tx_is_usr_cmd سیګنال پورې اړه لري:

1: کله چې tx_is_usr_cmd = 1

0: کله چې tx_is_usr_cmd = 0

په بنسټیز حالت کې، MAC د بیا تنظیم کولو وروسته د START CW لیږي. که چیرې هیڅ معلومات شتون ونلري، MAC په دوامداره توګه EMPTY_CYC د END او START CWs سره یوځای لیږي تر هغه چې تاسو د معلوماتو لیږل پیل کړئ.

4.1.2.2. د برسټ پای CW

شکل 12. د برسټ پای CW بڼه

پای

63:56

'hFD

55:48

CRC32[31:24]

47:40

CRC32[23:16]

ډاټا 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

خالي

7:0

RSVD

num_valid_bytes_eob

کنټرول

7:0

(8) دا یوازې په بشپړ حالت کې ملاتړ کیږي.
فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 25

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

جدول 14.

MAC END CW داخلوي کله چې tx_avs_endofpacket تاکید کیږي. د END CW په وروستي ډیټا کلمه کې د اعتبار وړ بایټونو شمیر او د CRC معلومات لري.

د CRC ارزښت د 32-bit CRC پایله ده چې د START CW او د END CW څخه دمخه د ډیټا کلمې ترمینځ ډیټا لپاره.

لاندې جدول په END CW کې د ساحو ارزښتونه ښیې.

د پای CW ساحوي ارزښتونه
د ساحې eop CRC32 num_valid_bytes_eob

ارزښت ۱
CRC32 محاسبه شوی ارزښت په وروستي ډیټا کلمه کې د اعتبار وړ بایټس شمیر.

4.1.2.3. سیده جوړه CW

شکل 13. د ترتیب سره جوړه جوړه CW بڼه

د START/END سره CW جوړه ترتیب کړئ

64+8bits XGMII انٹرفیس

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

ډاټا

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 align=1 seop=0

15:8

RSVD

7:0

'hFB

کنټرول 7:0

64+8bits XGMII انٹرفیس

پای

63:56

'hFD

55:48

RSVD

47:40

RSVD

ډاټا

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

کنټرول 7:0

ALIGN CW د START/END یا END/START CWs سره جوړه شوې CW ده. تاسو کولی شئ د tx_link_reinit سیګنال په تاکید کولو سره د ALIGN جوړه شوې CW داخل کړئ ، د سمون دورې کاونټر تنظیم کړئ ، یا د بیا تنظیم پیل کړئ. کله چې د ALIGN جوړه شوې CW داخل شي، د الین ساحه 1 ته ټاکل شوې ترڅو د ترلاسه کونکي سیده کولو بلاک پیل کړي ترڅو په ټولو لینونو کې د ډیټا ترتیب چیک کړي.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 26

فیډبیک واستوئ

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

جدول 15.

د CW ساحې ارزښتونه ALIGN
د ساحې سمون
eop sop usr seop

ارزښت 1 0 0 0 0

4.1.2.4. خالي سایکل CW

شکل 14. د خالي دورې CW بڼه

EMPTY_CYC د END/START سره جوړه

64+8bits XGMII انٹرفیس

پای

63:56

'hFD

55:48

RSVD

47:40

RSVD

ډاټا

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

کنټرول 7:0

64+8bits XGMII انٹرفیس

START

63:56

RSVD

55:48

RSVD

47:40

RSVD

ډاټا

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 align=0 seop=0

15:8

RSVD

7:0

'hFB

کنټرول 7:0

جدول 16.

کله چې تاسو tx_avs_valid د برسټ په جریان کې د دوه ساعتونو لپاره رد کړئ، MAC د END/START CWs سره جوړه EMPTY_CYC CW داخلوي. تاسو کولی شئ دا CW وکاروئ کله چې د لیږد لپاره دقیق معلومات شتون نلري.

کله چې تاسو د یوې دورې لپاره tx_avs_valid ډیسرټ کړئ، IP د tx_avs_valid د دوه ځله لپاره tx_avs_valid ختموي ترڅو د END/START CWs جوړه جوړه کړي.

EMPTY_CYC CW ساحوي ارزښتونه
د ساحې سمون
eop

ارزښت 0 0

ادامه…

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 27

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

فیلډ sop usr seop

ارزښت 0 0 0

4.1.2.5. بې کاره CW

شکل 15. بې کاره CW بڼه

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

ډاټا

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

کنټرول 7:0

MAC IDLE CW داخلوي کله چې هیڅ لیږد شتون نلري. د دې دورې په جریان کې، د tx_avs_valid سیګنال ټیټ دی.
تاسو کولی شئ IDLE CW وکاروئ کله چې د برسټ لیږد بشپړ شوی وي یا لیږد په غیر فعال حالت کې وي.

4.1.2.6. د معلوماتو کلمه

د ډیټا کلمه د کڅوړې تادیه ده. د XGMII کنټرول بټونه ټول د ډیټا کلمې فارمیټ کې 0 ته ټاکل شوي.

شکل 16. د ډیټا کلمې بڼه

64+8 بټونه XGMII انٹرفیس

د ډاټا کلمه

63:56

د کارونکي ډاټا 7

55:48

د کارونکي ډاټا 6

47:40

د کارونکي ډاټا 5

ډاټا

39:32 31:24

د کارونکي ډیټا 4 د کارونکي ډیټا 3

23:16

د کارونکي ډاټا 2

15:8

د کارونکي ډاټا 1

7:0

د کارونکي ډاټا 0

کنټرول 7:0

4.1.3. TX CRC
تاسو کولی شئ د IP پیرامیټر ایډیټر کې د CRC پیرامیټر فعالولو په کارولو سره د TX CRC بلاک فعال کړئ. دا خصوصیت په دواړو اساسی او بشپړ حالتونو کې ملاتړ کیږي.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 28

فیډبیک واستوئ

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

MAC د tx_avs_endofpacket سیګنال په ورکولو سره END CW ته د CRC ارزښت اضافه کوي. په اساسی حالت کې، یوازې ALIGN CW د END CW سره جوړه شوې د اعتبار وړ CRC ساحه لري.
د TX CRC بلاک د TX کنټرول ورډ داخلولو او TX MII انکوډ بلاک سره انٹرفیس کوي. د TX CRC بلاک د CRC ارزښت د 64-bit ارزښت د هر سایکل ډیټا لپاره محاسبه کوي چې له START CW څخه تر END CW پورې پیل کیږي.
تاسو کولی شئ د CRC غلطیو رامینځته کولو لپاره په ځانګړي لین کې په قصدي ډول فاسد ډیټا ته د crc_error_inject سیګنال ادعا وکړئ.

4.1.4. TX MII انکوډر

د TX MII انکوډر د MAC څخه TX PCS ته د پاکټ لیږد اداره کوي.

لاندې ارقام د PAM8 ماډلولیشن حالت کې د 4-bit MII بس کې د ډیټا نمونه ښیې. START او END CW په هرو دوو MII لینونو کې یو ځل څرګندیږي.

شکل 17. د PAM4 ماډل کولو موډ MII ډیټا نمونه

سایکل 1

سایکل 2

سایکل 3

سایکل 4

سایکل 5

SOP_CW

DATA_1

DATA_9 DATA_17

IDLE

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

IDLE

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

لاندې ارقام د NRZ ماډلولیشن حالت کې د 8-bit MII بس کې د ډیټا نمونه ښیې. START او END CW په هر MII لینونو کې څرګندیږي.

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 29

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

شکل 18. د NRZ ماډل کولو موډ MII ډیټا نمونه

سایکل 1

سایکل 2

سایکل 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CyCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS او PMA
د F-Tile Serial Lite IV Intel FPGA IP د ایف ټایل ټرانسیور ایترنیټ PCS حالت ته تنظیموي.

4.2. RX ډیټاپاټ
د RX ډیټاپاټ لاندې برخې لري: · PMA بلاک · PCS بلاک · MII ډیکوډر · CRC · د ډیسک بلاک · د کنټرول کلمې لرې کولو بلاک

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 30

فیډبیک واستوئ

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸
شکل 19. RX ډیټاپاټ

د کاروونکي منطق Avalon Streaming Interface ته
RX MAC
د کلمې لرې کول کنټرول کړئ
ډیسکیو

CRC

د MII ډیکوډر

د MII انٹرفیس ګمرک PCS
PCS او PMA

د نورو FPGA وسیلې څخه RX سیریل انٹرفیس
4.2.1. RX PCS او PMA
د F-Tile Serial Lite IV Intel FPGA IP د F-tile ټرانسیور ایترنیټ PCS حالت ته تنظیموي.
4.2.2. RX MII ډیکوډر
دا بلاک په ګوته کوي چې آیا راتلونکی ډاټا د کنټرول کلمه او د سمون مارکر لري. د RX MII ډیکوډر په هر لین کې د 1-bit معتبر، 1-bit مارکر شاخص، 1bit کنټرول شاخص، او 64-bit ډاټا په بڼه ډاټا تولیدوي.
4.2.3. RX CRC
تاسو کولی شئ د IP پیرامیټر ایډیټر کې د CRC پیرامیټر فعالولو په کارولو سره د TX CRC بلاک فعال کړئ. دا خصوصیت په دواړو اساسی او بشپړ حالتونو کې ملاتړ کیږي. د RX CRC بلاک د RX کنټرول کلمې لرې کولو او RX MII ډیکوډر بلاکونو سره انٹرفیس کوي. IP د rx_crc_error سیګنال تاییدوي کله چې د CRC تېروتنه واقع کیږي.

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 31

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸
IP په هر نوي برسټ کې rx_crc_error ختموي. دا د کارونکي منطق ته د کارونکي منطق غلطۍ اداره کولو لپاره یو محصول دی.
4.2.4. RX ډیسک
د RX ډیسک بلاک د هر لین لپاره د سمون مارکرونه کشف کوي او د RX CW لرې کولو بلاک ته لیږلو دمخه ډاټا بیا تنظیموي.
تاسو کولی شئ غوره کړئ چې IP کور ته اجازه ورکړئ چې د هر لین لپاره ډاټا په اوتومات ډول تنظیم کړي کله چې د IP پیرامیټر ایډیټر کې د Auto Alignment پیرامیټر فعالولو تنظیم کولو سره د سمون خطا رامینځته کیږي. که تاسو د اتوماتیک سمون خصوصیت غیر فعال کړئ، د IP کور د rx_error سیګنال ټینګار کوي ترڅو د سمون خطا په ګوته کړي. تاسو باید rx_link_reinit د لین د سمون پروسې پیل کولو لپاره تاکید وکړئ کله چې د لین سمون خطا واقع شي.
د RX ډیسک د دولتي ماشین پراساس د سمون مارکرونه کشف کوي. لاندې ډیاګرام د RX ډیسک بلاک کې ایالتونه ښیې.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 32

فیډبیک واستوئ

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

انځور 20.

RX Deskew Lane Alignment State Machine د آټو الائنمنٹ فعال فلو چارټ سره
پیل

IDLE

بیا ترتیب = 1 هو نه

ټول PCS

نه

لینونه چمتو دي؟

هو

انتظار وکړئ

ټول همغږي مارکرونه
کشف شوی؟
هو
ALIGN

نه
هو وخت ختم شو؟

هو
سمون له لاسه ورکړی؟
نه پای

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 33

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

انځور 21.

RX Deskew Lane Alignment State Machine د آټو الائنمنٹ غیر فعال فلو چارټ سره
پیل

IDLE

بیا ترتیب = 1 هو نه

ټول PCS

نه

لینونه چمتو دي؟

هو

هو
rx_link_reinit = 1
کومه تېروتنه نشته

نه هو وخت ختم شو؟

انتظار وکړئ
ټول همغږي مارکر نشته
کشف شوی؟
هو ALIGN

هو
سمون له لاسه ورکړی؟
نه
پای
1. د سمون پروسه د IDLE حالت سره پیل کیږي. بلاک د WAIT حالت ته حرکت کوي کله چې ټولې PCS لینونه چمتو وي او rx_link_reinit له مینځه ویسي.
2. په WAIT حالت کې، بلاک ټول کشف شوي مارکرونه ګوري چې په ورته دوره کې ادعا شوي. که دا حالت ریښتیا وي، بلاک د الین شوي حالت ته ځي.
3. کله چې بلاک په ترتیب شوي حالت کې وي، دا په ګوته کوي چې لینونه سره سمون لري. په دې حالت کې، بلاک د لین سمون څارنې ته دوام ورکوي او وګوري چې ایا ټول مارکرونه په ورته دوره کې شتون لري. که لږ تر لږه یو مارکر په ورته دوره کې شتون ونلري او د Auto Alignment پیرامیټر فعال کړي، بلاک ته ځي.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 34

فیډبیک واستوئ

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

IDLE حالت د سمون پروسې بیا پیل کولو لپاره. که چیرې د اتوماتیک تنظیم فعالول تنظیم شوي نه وي او لږترلږه یو مارکر په ورته دوره کې شتون نلري، بلاک د ERROR حالت ته ځي او د کارونکي منطق ته انتظار کوي ترڅو د لین الینمینټ پروسې پیل کولو لپاره د rx_link_reinit سیګنال ټینګار وکړي.

شکل 22. د لین تنظیم کول د اتوماتیک الینمینټ فعال شوي rx_core_clk سره

rx_link_up

rx_link_reinit

او_ټول_نښانونکي

د ډیسک ریاست

ALGNED

IDLE

انتظار وکړئ

ALGNED

AUTO_ALIGN = 1

شکل 23. د لین بیا تنظیم کول د اتوماتیک تنظیم فعالولو سره غیر فعال rx_core_clk

rx_link_up

rx_link_reinit

او_ټول_نښانونکي

د ډیسک ریاست

ALGNED

تېروتنه

IDLE

انتظار وکړئ

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW لرې کول
دا بلاک CWs ډیکوډ کوي او د CWs له مینځه وړلو وروسته د Avalon سټیمینګ انٹرفیس په کارولو سره د کارونکي منطق ته ډیټا لیږي.
کله چې د اعتبار وړ معلومات شتون نلري، د RX CW د لرې کولو بلاک د rx_avs_valid سیګنال څخه ډډه کوي.
په بشپړ حالت کې، که د کاروونکي بټ ترتیب شوی وي، دا بلاک د rx_is_usr_cmd سیګنال تاییدوي او د لومړي ساعت دوره کې ډاټا د کارونکي لخوا ټاکل شوي معلومات یا کمانډ په توګه کارول کیږي.
کله چې rx_avs_ready deasserts او rx_avs_valid ادعاګانې، د RX CW لرې کولو بلاک د کارونکي منطق ته د خطا حالت رامینځته کوي.
د دې بلاک پورې اړوند د Avalon سټرینګ سیګنالونه په لاندې ډول دي: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 35

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (یوازې په بشپړ حالت کې شتون لري)
4.3. د ایف ټایل سیریل لایټ IV انټیل FPGA IP کلاک آرکیټیکچر
د F-Tile Serial Lite IV Intel FPGA IP څلور د ساعت داخلونه لري کوم چې مختلف بلاکونو ته ساعتونه تولیدوي: · د لیږدونکي حوالې ساعت (xcvr_ref_clk) – د بهرني ساعت څخه د ننوتلو ساعت
چپس یا oscillators چې د TX MAC، RX MAC، او TX او RX دودیز PCS بلاکونو لپاره ساعتونه تولیدوي. د ملاتړ شوي فریکونسۍ رینج لپاره پیرامیټرو ته مراجعه وکړئ. · د TX کور ساعت (tx_core_clk) – دا ساعت د ټرانسیور څخه اخیستل شوی PLL د TX MAC لپاره کارول کیږي. دا ساعت د F-tile ټرانسیور څخه د محصول ساعت هم دی ترڅو د TX کارونکي منطق سره وصل شي. · د RX کور ساعت (rx_core_clk) – دا ساعت د ټرانسیور PLL څخه اخیستل شوی چې د RX ډیسکیو FIFO او RX MAC لپاره کارول کیږي. دا ساعت د F-tile ټرانسیور څخه د محصول ساعت هم دی چې د RX کارونکي منطق سره وصل شي. · د ټرانسیور د بیا تنظیم کولو انٹرفیس (reconfig_clk) لپاره ساعت – د بهرني ساعت سرکیټونو یا اوسیلیټرونو څخه د ننوتلو ساعت چې د TX او RX ډیټاپاټونو کې د F-tile ټرانسیور بیا تنظیم کولو انٹرفیس لپاره ساعتونه رامینځته کوي. د ساعت فریکونسۍ له 100 څخه تر 162 میګا هرټز پورې ده.
لاندې بلاک ډیاګرام د F-Tile Serial Lite IV Intel FPGA IP ساعت ډومینونه او په IP کې اړیکې ښیې.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 36

فیډبیک واستوئ

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

انځور 24.

د ایف ټایل سیریل لایټ IV انټیل FPGA IP کلاک آرکیټیکچر

اوسيلېټر

FPGA1
F-Tile Serial Lite IV Intel FPGA IP ټرانسیور د بیا تنظیم کولو انٹرفیس ساعت
(reconfig_clk)

tx_core_clkout (د کارونکي منطق سره وصل کړئ)

tx_core_clk= clk_pll_div64[منځ_چ]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

د لیږدونکي بیا تنظیم کولو انٹرفیس ساعت

(reconfig_clk)

اوسيلېټر

rx_core_clk= clk_pll_div64[میډ_چ]

rx_core_clkout (د کارونکي منطق سره وصل کړئ)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

د Avalon Streaming Interface TX ډاټا
TX MAC

سریال_لینک[n-1:0]

ډیسکیو

FIFO

د Avalon Streaming Interface RX ډاټا RX MAC

د Avalon Streaming Interface RX ډاټا
RX MAC

ډیسکیو FIFO

rx_core_clkout (د کارونکي منطق سره وصل کړئ)

rx_core_clk= clk_pll_div64[میډ_چ]

دودیز PCS

سریال_لینک[n-1:0]

TX MAC

د Avalon Streaming Interface TX ډاټا

tx_core_clk= clk_pll_div64[منځ_چ]

tx_core_clkout (د کارونکي منطق سره وصل کړئ)

د لیږدونکي ریف ساعت (xcvr_ref_clk)
د لیږدونکي ریف ساعت (xcvr_ref_clk)

اورکیټر*

افسانه

د FPGA وسیله
د TX کور کلاک ډومین
د RX اصلي ساعت ډومین
د لیږدونکي حوالې ساعت ډومین بهرنۍ وسیله ډیټا سیګنالونه

4.4. بیا تنظیم او د لینک پیل کول
MAC، F-tile هارډ IP، او د بیا تنظیم کولو بلاکونه د بیا تنظیم کولو مختلف سیګنالونه لري: · TX او RX MAC بلاکونه د tx_core_rst_n او rx_core_rst_n بیا تنظیم سیګنالونه کاروي. · tx_pcs_fec_phy_reset_n او rx_pcs_fec_phy_reset_n سیګنال ډرایو بیا تنظیم کړئ
د F-tile هارډ IP بیا تنظیمولو لپاره نرم ریسیټ کنټرولر. · د بیا تنظیم کولو بلاک د reconfig_reset ریسیټ سیګنال کاروي.

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 37

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

شکل 25. جوړښت بیا تنظیم کړئ
د Avalon Streaming Interface TX ډاټا
MAC
د Avalon Streaming SYNC Interface RX ډاټا

د FPGA F-ټایل سیریل لایټ IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-ټایل هارډ IP

د TX سیریل ډاټا RX سیریل ډاټا

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

منطق بیا تنظیم کړئ
اړوند معلومات · 51 مخ ته لارښودونه بیا تنظیم کړئ · F-Tile Serial Lite IV Intel FPGA IP Design Exampد کارونکي لارښود
4.4.1. د TX بیا تنظیم او د پیل کولو ترتیب
د F-Tile Serial Lite IV Intel FPGA IP لپاره د TX ری سیٹ ترتیب په لاندې ډول دی: 1. Assert tx_pcs_fec_phy_reset_n، tx_core_rst_n، او reconfig_reset
په ورته وخت کې د F-tile هارډ IP، MAC، او د بیا تنظیم کولو بلاکونو بیا تنظیمولو لپاره. tx_pcs_fec_phy_reset_n خوشې کړئ او د tx_reset_ack انتظار کولو وروسته بیا تنظیم کول بیا تنظیم کړئ ترڅو ډاډ ترلاسه شي چې بلاکونه په سمه توګه تنظیم شوي. 2. IP بیا د phy_tx_lanes_stable، tx_pll_locked، او phy_ehip_ready سیګنالونه تاییدوي وروسته له دې چې tx_pcs_fec_phy_reset_n ری سیٹ خپور شي، دا په ګوته کوي چې TX PHY د لیږد لپاره چمتو دی. 3. د tx_core_rst_n سیګنال وروسته له هغه چې د phy_ehip_ready سیګنال لوړ شي ماتیږي. 4. کله چې MAC د بیا تنظیم کولو څخه بهر وي IP د MII انٹرفیس کې د IDLE حروفونو لیږد پیل کوي. د TX لین ترتیب او سکیینګ لپاره هیڅ اړتیا نشته ځکه چې ټولې لینونه ورته ساعت کاروي. 5. د IDLE حروفونو د لیږدولو په وخت کې، MAC د tx_link_up سیګنال تاییدوي. 6. بیا MAC په یو ټاکلي وقفه کې د START/END یا END/START CW سره جوړه شوي ALIGN لیږد پیل کوي ترڅو د وصل شوي رسیدونکي د لین ترتیب کولو پروسه پیل کړي.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 38

فیډبیک واستوئ

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

انځور 26.

د TX بیا تنظیم او د پیل کولو وخت ډیاګرام
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _لاک شوی

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX بیا تنظیم او د پیل کولو ترتیب
د F-Tile Serial Lite IV Intel FPGA IP لپاره د RX ری سیٹ ترتیب په لاندې ډول دی:
1. rx_pcs_fec_phy_reset_n، rx_core_rst_n، او reconfig_reset په ورته وخت کې د F-tile هارډ IP، MAC، او بیا تنظیم کولو بلاکونو بیا تنظیمولو لپاره ټینګار وکړئ. rx_pcs_fec_phy_reset_n خوشې کړئ او د rx_reset_ack انتظار کولو وروسته بیا تنظیم کول بیا تنظیم کړئ ترڅو ډاډ ترلاسه شي چې بلاکونه په سمه توګه تنظیم شوي.
2. IP بیا د phy_rx_pcs_ready سیګنال تاییدوي وروسته له دې چې د دودیز PCS ری سیٹ خوشې شي، د دې لپاره چې RX PHY د لیږد لپاره چمتو وي.
3. د rx_core_rst_n سیګنال وروسته له هغه چې د phy_rx_pcs_ready سیګنال لوړ شي ماتیږي.
4. IP د RX MAC بیا تنظیم کولو وروسته د لین د سمون پروسه پیل کوي او د ALIGN ترلاسه کولو وروسته د START/END یا END/START CW سره جوړه شوې.
5. د RX ډیسک بلاک د rx_link_up سیګنال تاییدوي کله چې د ټولو لینونو سمون بشپړ شي.
6. بیا IP د کارونکي منطق ته د rx_link_up سیګنال تاکید کوي ترڅو دا په ګوته کړي چې RX لینک د معلوماتو ترلاسه کولو پیل کولو لپاره چمتو دی.

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 39

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸

27 شکل. د RX بیا تنظیم او د پیل کولو وخت ډیاګرام
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. د لینک نرخ او د بینډ ویت موثریت محاسبه

د F-Tile Serial Lite IV Intel FPGA IP بینډ ویت موثریت محاسبه په لاندې ډول ده:

د بانډ ویت موثریت = خام_درجه * 64/66 * (burst_size - burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - rl2_period /r_l4)

جدول 17. د بانډ ویت موثریت تغیرات توضیحات

متغیر

تفصیل

raw_rate burst_size

دا د سیریل انٹرفیس لخوا ترلاسه شوی بټ نرخ دی. raw_rate = SERDES عرض * د ټرانسیور ساعت فریکونسۍ Example: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
د برسټ اندازه ارزښت. د اوسط بینډ ویت موثریت محاسبه کولو لپاره ، د عام برسټ اندازې ارزښت وکاروئ. د اعظمي نرخ لپاره ، د اعظمي برسټ اندازې ارزښت وکاروئ.

burst_size_ovhd

د برسټ اندازه د سر ارزښت.
په بشپړ حالت کې، د burst_size_ovhd ارزښت د START او END جوړه شوي CWs ته اشاره کوي.
په بنسټیز حالت کې، هیڅ burst_size_ovhd شتون نلري ځکه چې دلته هیڅ START او END جوړه شوي CWs شتون نلري.

align_marker_period

د هغه مودې ارزښت چیرې چې د سمون مارکر داخل شوی. ارزښت د تالیف لپاره 81920 ساعت دوره او د ګړندي سمولیشن لپاره 1280 دی. دا ارزښت د PCS هارډ منطق څخه ترلاسه کیږي.

align_marker_width srl4_align_period

د ساعت سایکلونو شمیر چیرې چې د اعتبار وړ سیګنال مارکر سیګنال لوړ ساتل کیږي.
د دوه سیده مارکرونو تر مینځ د ساعت دورې شمیر. تاسو کولی شئ دا ارزښت د IP پیرامیټر ایډیټر کې د سمون دورې پیرامیټر په کارولو سره تنظیم کړئ.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 40

فیډبیک واستوئ

4. د فعالیت تفصیل 683074 | ۲۰۲۲.۰۴.۲۸
د لینک نرخ محاسبه په لاندې ډول ده: اغیزمن نرخ = د بینډ ویت موثریت * raw_rate تاسو کولی شئ د لاندې معادل سره د کارونکي ساعت اعظمي فریکونسۍ ترلاسه کړئ. د اعظمي کارونکي ساعت فریکونسۍ محاسبه د دوامداره ډیټا سټرینګ فرض کوي او د کارونکي منطق کې هیڅ IDLE دوره نه پیښیږي. دا نرخ مهم دی کله چې د کارونکي منطق FIFO ډیزاین کړئ ترڅو د FIFO ډیروالي څخه مخنیوی وشي. د اعظمي کارونکي ساعت فریکونسۍ = اغیزمن نرخ / 64

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 41

683074 | 2022.04.28 فیډبیک واستوئ

5. پیرامیټونه

جدول 18. د F-Tile Serial Lite IV Intel FPGA IP پیرامیټر توضیحات

پیرامیټر

ارزښت

ډیفالټ

تفصیل

د عمومي ډیزاین اختیارونه

د PMA ماډل کولو ډول

· PAM4 · NRZ

PAM4

د PCS ماډل کولو حالت غوره کړئ.

د PMA ډول

· FHT · FGT

د FGT

د لیږدونکي ډول غوره کوي.

د PMA ډیټا نرخ

· د PAM4 حالت لپاره:
- د FGT ټرانسیور ډول: 20 Gbps 58 Gbps
- د FHT ټرانسیور ډول: 56.1 Gbps، 58 Gbps، 116 Gbps
· د NRZ حالت لپاره:
- د FGT ټرانسیور ډول: 10 Gbps 28.05 Gbps
- د FHT ټرانسیور ډول: 28.05 Gbps، 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 Gbps (FGT/FHT NRZ)

د ټرانسسیور په محصول کې د مؤثره ډیټا نرخ مشخص کوي چې لیږد او نور سرونه پکې شامل دي. ارزښت د IP لخوا په Gbps واحد کې تر 1 ډیسیمال ځای پورې په ګردي کولو سره محاسبه کیږي.

د PMA حالت

· ډوپلیکس · Tx · Rx

دوه مخی

د FHT ټرانسیور ډول لپاره ، ملاتړ شوی لار یوازې ډوپلیکس ده. د FGT ټرانسیور ډول لپاره، ملاتړ شوی لار ډوپلیکس، Tx، او Rx دی.

د PMA شمیره

· د PAM4 حالت لپاره:

لینونه

- له 1 څخه تر 12 پورې

· د NRZ حالت لپاره:

- له 1 څخه تر 16 پورې

د لینونو شمیر غوره کړئ. د سمپلیکس ډیزاین لپاره، د لینونو ملاتړ شوی شمیر 1 دی.

د PLL حوالې ساعت فریکونسۍ

· د FHT ټرانسیور ډول لپاره: 156.25 MHz
· د FGT ټرانسیور ډول لپاره: 27.5 MHz 379.84375 MHz، د ټاکل شوي ټرانسیور ډیټا نرخ پورې اړه لري.

· د FHT ټرانسیور ډول لپاره: 156.25 MHz
· د FGT ټرانسیور ډول لپاره: 165 MHz

د ټرانسیور د حوالې ساعت فریکونسۍ مشخص کوي.

سیسټم PLL

—

د حوالې ساعت

فریکونسۍ

170 MHz

یوازې د FHT ټرانسیور ډول لپاره شتون لري. د سیسټم PLL حوالې ساعت مشخص کوي او د سیسټم PLL ساعت رامینځته کولو لپاره به د F-Tile Reference او System PLL کلاک Intel FPGA IP د ان پټ په توګه وکارول شي.

د سیسټم PLL فریکونسۍ
د سمون دوره

- 128 65536

RS-FEC فعال کړئ

فعال کړئ

876.5625 MHz 128 فعال کړئ

د سیسټم PLL ساعت فریکوینسي مشخص کوي.
د سمون مارکر موده مشخصوي. ارزښت باید x2 وي. د RS-FEC فیچر فعالولو لپاره چالان کړئ.
ادامه…

ISO 9001:2015 ثبت شوی

5. پیرامیټونه 683074 | ۲۰۲۲.۰۴.۲۸

پیرامیټر

ارزښت

ډیفالټ

تفصیل

غیر فعال کړئ

د PAM4 PCS انډول کولو حالت لپاره، RS-FEC تل فعال وي.

د کارن انٹرفیس

د جریان حالت

· بشپړ · اساسی

ډک

د IP لپاره د ډاټا سټینګ غوره کړئ.

بشپړ: دا حالت په چوکاټ کې دننه د پیکټ پیل او پای د کڅوړې دورې لیږي.

بنسټیز: دا یو خالص سټرینګ حالت دی چیرې چې ډاټا د بینډ ویت د زیاتوالي لپاره د پیل پیل، خالي او پای پای پاکټ پرته لیږل کیږي.

CRC فعال کړئ

ناتوانول وړول

غیر فعال کړئ

د CRC تېروتنې کشف او سمون فعالولو لپاره فعال کړئ.

د اتوماتیک سمون فعال کړئ

ناتوانول وړول

غیر فعال کړئ

د اتوماتیک لین سیده کولو خصوصیت فعالولو لپاره چالان کړئ.

د ډیبګ پای ټکی فعال کړئ

ناتوانول وړول

غیر فعال کړئ

کله چې فعال وي، د F-Tile Serial Lite IV Intel FPGA IP کې یو ځای شوی ډیبګ پای ټکی شامل دی چې په داخلي توګه د Avalon حافظې نقشه شوي انٹرفیس سره وصل کیږي. IP کولی شي د J له لارې ځینې ازموینې او ډیبګ دندې ترسره کړيTAG د سیسټم کنسول کارول. ډیفالټ ارزښت بند دی.

سمپلیکس ادغام (دا پیرامیټر ترتیب یوازې هغه وخت شتون لري کله چې تاسو د FGT دوه ګوني ساده ډیزاین غوره کړئ.)

RSFEC په نورو سیریل لایټ IV سمپلیکس IP کې فعال شوی چې په ورته FGT چینل کې ځای پرځای شوی

ناتوانول وړول

غیر فعال کړئ

دا اختیار فعال کړئ که تاسو د F-Tile سیریل لایټ IV Intel FPGA IP لپاره د NRZ ټرانسیور حالت لپاره دوه ګونی ساده ډیزاین کې د RS-FEC فعال او غیر فعال شوي ترتیب سره ترکیب ته اړتیا لرئ ، چیرې چې TX او RX دواړه په ورته FGT کې ځای په ځای شوي. چینلونه.

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 43

683074 | 2022.04.28 فیډبیک واستوئ

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سیګنالونه

6.1. د ساعت سیګنالونه

جدول 19. د ساعت نښې

نوم

د پلنوالي لار

تفصیل

tx_core_clkout

د TX دودیز PCS انٹرفیس، TX MAC او د کاروونکي منطق لپاره د TX اصلي ساعت تولید کړئ

د TX ډیټاپاټ.

دا ساعت د دودیز PCS بلاک څخه تولید شوی.

rx_core_clkout

د RX دودیز PCS انٹرفیس لپاره د RX کور ساعت تولید کړئ، RX ډیسکیو FIFO، RX MAC

او په RX ډیټاپاټ کې د کارونکي منطق.

دا ساعت د دودیز PCS بلاک څخه تولید شوی.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

د لیږدونکي حوالې ساعت داخل کړئ.

کله چې د ټرانسیور ډول FGT ته ټاکل شوی وي، دا ساعت د F-Tile Reference and System PLL Clocks Intel FPGA IP د محصول سیګنال (out_refclk_fgt_0) سره وصل کړئ. کله چې د ټرانسیور ډول FHT ته ټاکل شوی وي، نښلول

دا ساعت د F-ټایل ریفرنس او سیسټم PLL کلاک Intel FPGA IP د محصول سیګنال (out_fht_cmmpll_clk_0) ته.

د ملاتړ شوي فریکونسۍ رینج لپاره پیرامیټرو ته مراجعه وکړئ.

د ټرانسیور بیا تنظیم کولو انٹرفیس لپاره د ننوتلو ساعت.

د ساعت فریکونسۍ له 100 څخه تر 162 میګا هرټز پورې ده.

د دې ان پټ ساعت سیګنال د بهرني ساعت سرکیټونو یا اوسیلیټرونو سره وصل کړئ.

د ټرانسیور بیا تنظیم کولو انٹرفیس لپاره د ننوتلو ساعت.

د ساعت فریکونسۍ له 100 څخه تر 162 میګا هرټز پورې ده.

د دې ان پټ ساعت سیګنال د بهرني ساعت سرکیټونو یا اوسیلیټرونو سره وصل کړئ.

out_systemll_clk_ 1

داخلول

د سیسټم PLL ساعت.
دا ساعت د F-Tile Reference and System PLL Clocks Intel FPGA IP د آوټ پټ سیګنال (out_systempll_clk_0) سره وصل کړئ.

د اړونده معلوماتو پیرامیټونه په 42 پاڼه کې

6.2. سیګنالونه بیا تنظیم کړئ

جدول 20. سیګنالونه بیا تنظیم کړئ

نوم

د پلنوالي لار

tx_core_rst_n

داخلول

د کلاک ډومین اسینکرونوس

rx_core_rst_n

داخلول

همیشه

tx_pcs_fec_phy_reset_n 1

داخلول

همیشه

تفصیل

فعال - ټیټ ری سیٹ سیګنال. د F-Tile سیریل لایټ IV TX MAC بیا تنظیموي.

فعال - ټیټ ری سیٹ سیګنال. د F-Tile سیریل لایټ IV RX MAC بیا تنظیموي.

فعال - ټیټ ری سیٹ سیګنال.

ادامه…

ISO 9001:2015 ثبت شوی

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سیګنالونه 683074 | ۲۰۲۲.۰۴.۲۸

نوم

د پلنوالي سمت ساعت ډومین

تفصیل

د F-Tile Serial Lite IV TX دودیز PCS بیا تنظیموي.

rx_pcs_fec_phy_reset_n 1

داخلول

همیشه

فعال - ټیټ ری سیٹ سیګنال. د F-Tile سیریل لایټ IV RX دودیز PCS بیا تنظیموي.

reconfig_reset

داخلول

reconfig_clk د فعال لوړ ریسیټ سیګنال.

د Avalon حافظې نقشه شوي انٹرفیس بیا تنظیم کولو بلاک بیا تنظیموي.

reconfig_sl_reset

داخل کړئ reconfig_sl_clk فعال - لوړ بیا تنظیم سیګنال.

د Avalon حافظې نقشه شوي انٹرفیس بیا تنظیم کولو بلاک بیا تنظیموي.

6.3. MAC سیګنالونه

جدول 21.

د TX MAC سیګنالونه
په دې جدول کې، N د IP پیرامیټر مدیر کې د ټاکل شوي لینونو شمیر استازیتوب کوي.

نوم

عرض

د سمت ساعت ډومین

تفصیل

tx_avs_ready

محصول tx_core_clkout Avalon سټیمینګ سیګنال.

کله چې تاکید وشي، په ګوته کوي چې TX MAC د معلوماتو منلو ته چمتو دی.

tx_avs_data

· (64*N)*2 (PAM4 حالت)
· 64*N (NRZ حالت)

داخلول

tx_core_clkout د Avalon سټیمینګ سیګنال. د TX ډاټا

tx_avs_channel

د tx_core_clkout Avalon سټرینګ سیګنال داخل کړئ.

د ډیټا لپاره د چینل شمیره چې په اوسني دور کې لیږدول کیږي.

دا سیګنال په اساسی حالت کې شتون نلري.

tx_avs_valid

د tx_core_clkout Avalon سټرینګ سیګنال داخل کړئ.

کله چې ادعا کیږي، د TX ډیټا سیګنال د اعتبار وړ دی.

tx_avs_startofpacket

د tx_core_clkout Avalon سټرینګ سیګنال داخل کړئ.

کله چې ادعا کیږي، د TX ډیټا پاکټ پیل ته اشاره کوي.

د هرې کڅوړې لپاره یوازې د یو ساعت دورې لپاره ټینګار وکړئ.

دا سیګنال په اساسی حالت کې شتون نلري.

tx_avs_endofpacket

د tx_core_clkout Avalon سټرینګ سیګنال داخل کړئ.

کله چې ادعا کیږي، د TX ډیټا پاکټ پای ته اشاره کوي.

د هرې کڅوړې لپاره یوازې د یو ساعت دورې لپاره ټینګار وکړئ.

دا سیګنال په اساسی حالت کې شتون نلري.

tx_avs_empty

د tx_core_clkout Avalon سټرینګ سیګنال داخل کړئ.

د TX ډیټا په وروستي برټ کې د غیر معتبر کلمو شمیر په ګوته کوي.

دا سیګنال په اساسی حالت کې شتون نلري.

tx_num_valid_bytes_eob

داخلول

tx_core_clkout

د وروستي برسټ په وروستي کلمه کې د اعتبار وړ بایټس شمیر په ګوته کوي. دا سیګنال په اساسی حالت کې شتون نلري.
ادامه…

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 45

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سیګنالونه 683074 | ۲۰۲۲.۰۴.۲۸

نوم tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

عرض 1
1 1
N 5

د سمت ساعت ډومین

تفصیل

داخلول

tx_core_clkout

کله چې تاکید وشي، دا سیګنال د کاروونکي تعریف شوي معلوماتو دوره پیلوي.
دا سیګنال په ورته ساعت دوره کې د tx_startofpacket ادعا په توګه تایید کړئ.
دا سیګنال په اساسی حالت کې شتون نلري.

محصول tx_core_clkout کله چې تاکید وشي، دا په ګوته کوي چې د TX ډیټا لینک د ډیټا لیږد لپاره چمتو دی.

محصول

tx_core_clkout

کله چې ادعا کیږي، دا سیګنال د لینونو بیا تنظیم کول پیلوي.
دا سیګنال د یو ساعت دورې لپاره وټاکئ ترڅو MAC د ALIGN CW لیږلو لپاره حرکت وکړي.

داخلول

tx_core_clkout کله چې ادعا کیږي، MAC ټاکل شوي لینونو ته د CRC32 تېروتنه داخلوي.

محصول tx_core_clkout نه کارول کیږي.

لاندې وخت ډیاګرام یو پخوانی ښیيampد 10 TX سیریل لینونو کې د کارونکي منطق څخه د 10 کلمو د TX ډیټا لیږد.

انځور 28.

د TX ډیټا لیږد وخت ډیاګرام
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19…… N-10..

0,1,2،…،9

… N-10..

لین 0

…………

STRT 0 10

N-10 پای STRT 0

لین 1

…………

STRT 1 11

N-9 پای STRT 1

N-10 پای IDLE IDLE N-9 پای IDLE IDLE

لین 9

…………

STRT 9 19

N-1 پای STRT 9

N-1 پای IDLE IDLE

جدول 22.

RX MAC سیګنالونه
په دې جدول کې، N د IP پیرامیټر مدیر کې د ټاکل شوي لینونو شمیر استازیتوب کوي.

نوم

عرض

د سمت ساعت ډومین

تفصیل

rx_avs_ready

د rx_core_clkout Avalon سټیمینګ سیګنال داخل کړئ.

کله چې تاکید وشي، دا په ګوته کوي چې د کاروونکي منطق د معلوماتو منلو ته چمتو دی.

rx_avs_data

(64*N)*2 (PAM4 حالت)
64*N (NRZ حالت)

محصول

rx_core_clkout Avalon سټرینګ سیګنال. د RX ډاټا

rx_avs_channel

د rx_core_clkout د Avalon سټیمینګ سیګنال محصول.

د معلوماتو لپاره د چینل شمیره

په اوسني دور کې ترلاسه شوي.

دا سیګنال په اساسی حالت کې شتون نلري.

rx_avs_valid

د rx_core_clkout د Avalon سټیمینګ سیګنال محصول.

ادامه…

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 46

فیډبیک واستوئ

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سیګنالونه 683074 | ۲۰۲۲.۰۴.۲۸

نوم

عرض

د سمت ساعت ډومین

تفصیل

کله چې ادعا کیږي، د RX ډیټا سیګنال د اعتبار وړ دی.

rx_avs_startofpacket

د rx_core_clkout د Avalon سټیمینګ سیګنال محصول.

کله چې ټینګار وشي، د RX ډیټا پاکټ پیل ته اشاره کوي.

د هرې کڅوړې لپاره یوازې د یو ساعت دورې لپاره ټینګار وکړئ.

دا سیګنال په اساسی حالت کې شتون نلري.

rx_avs_endofpacket

د rx_core_clkout د Avalon سټیمینګ سیګنال محصول.

کله چې ټینګار وشي، د RX ډیټا پاکټ پای ته اشاره کوي.

د هرې کڅوړې لپاره یوازې د یو ساعت دورې لپاره ټینګار وکړئ.

دا سیګنال په اساسی حالت کې شتون نلري.

rx_avs_empty

د rx_core_clkout د Avalon سټیمینګ سیګنال محصول.

د RX ډیټا په وروستي برټ کې د غیر معتبر کلمو شمیر په ګوته کوي.

دا سیګنال په اساسی حالت کې شتون نلري.

rx_num_valid_bytes_eob

محصول

rx_core_clkout د وروستي برسټ په وروستي کلمه کې د اعتبار وړ بایټس شمیر په ګوته کوي.
دا سیګنال په اساسی حالت کې شتون نلري.

rx_is_usr_cmd

محصول rx_core_clkout کله چې ادعا کیږي، دا سیګنال یو کارن پیلوي-

د معلوماتو دوره تعریف شوې.

دا سیګنال په ورته ساعت دوره کې د tx_startofpacket ادعا په توګه تایید کړئ.

دا سیګنال په اساسی حالت کې شتون نلري.

rx_link_up

محصول rx_core_clkout کله چې ادعا کیږي، د RX ډیټا لینک ته اشاره کوي

د معلوماتو ترلاسه کولو لپاره چمتو دی.

rx_link_reinit

rx_core_clkout داخل کړئ کله چې ادعا کیږي، دا سیګنال لینونه پیلوي

بیا تنظیمول.

که تاسو د Auto Alignment فعالول غیر فعال کړئ، دا سیګنال د یو ساعت دورې لپاره وټاکئ ترڅو MAC د لینونو بیا تنظیم کولو لپاره حرکت وکړي. که چیرې د اتوماتیک تنظیم فعالول تنظیم شوي وي، MAC په اوتومات ډول لینونه بیا تنظیموي.

د دې سیګنال ادعا مه کوئ کله چې د اتوماتیک تنظیم فعالول تنظیم شوي وي.

rx_error

(N*2*2)+3 (PAM4 حالت)
(N*2)*3 (NRZ حالت)

محصول

rx_core_clkout

کله چې ادعا کیږي، د RX ډیټاپاټ کې د تېروتنې شرایط په ګوته کوي.
· [(N*2+2):N+3] = د ځانګړي لین لپاره د PCS تېروتنه په ګوته کوي.
· [N+2] = د سمون خطا په ګوته کوي. که چیرې دا بیټ تاکید شوی وي د لین سمون بیا پیل کړئ.
· [N+1]= ښیي چې ډاټا د کارونکي منطق ته لیږل کیږي کله چې د کارونکي منطق چمتو نه وي.
· [N] = د سمون له لاسه ورکول په ګوته کوي.
· [(N-1):0] = په ګوته کوي چې ډاټا د CRC تېروتنه لري.

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 47

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سیګنالونه 683074 | ۲۰۲۲.۰۴.۲۸

6.4. د لیږدونکي بیا تنظیم کولو سیګنالونه

جدول 23.

د PCS بیا تنظیم کولو سیګنالونه
په دې جدول کې، N د IP پیرامیټر مدیر کې د ټاکل شوي لینونو شمیر استازیتوب کوي.

نوم

عرض

د سمت ساعت ډومین

تفصیل

reconfig_sl_read

د reconfig_sl_ PCS بیا تنظیم کولو لوستلو کمانډ داخل کړئ

clk

سیګنالونه

reconfig_sl_write

Input reconfig_sl_ PCS بیا تنظیم کول لیکل

clk

د قوماندې نښې

reconfig_sl_address

14 بټونه + clogb2N

داخلول

reconfig_sl_ clk

په ټاکل شوي لین کې د PCS بیا تنظیم کولو Avalon حافظې نقشه شوي انٹرفیس پته مشخص کوي.
هر لین 14 بټونه لري او پورتنۍ بټونه د لین آفسیټ ته اشاره کوي.
Example، د 4-لین NRZ/PAM4 ډیزاین لپاره، د reconfig_sl_address [13:0] سره د پتې ارزښت ته اشاره کوي:
· reconfig_sl_address[15:1 4] ټاکل شوې 00 = پته د لین 0 لپاره.
· reconfig_sl_address[15:1 4] ټاکل شوې 01 = پته د لین 1 لپاره.
· reconfig_sl_address[15:1 4] ټاکل شوې 10 = پته د لین 2 لپاره.
· reconfig_sl_address[15:1 4] ټاکل شوې 11 = پته د لین 3 لپاره.

reconfig_sl_readdata

د محصول reconfig_sl_ د PCS بیا تنظیم کولو ډاټا مشخص کوي

clk

په یوه تیاره دوره کې لوستل شي

ټاکل شوی لار

reconfig_sl_waitrequest

د محصول reconfig_sl_ د PCS بیا تنظیم کول استازیتوب کوي

clk

د Avalon حافظې نقشه شوی انٹرفیس

په ټاکل شوي لین کې د سټایل سیګنال.

reconfig_sl_writedata

Input reconfig_sl_ د PCS بیا تنظیم کولو ډاټا مشخص کوي

clk

د لیکلو په دور کې لیکل

ټاکل شوی لار

reconfig_sl_readdata_vali

محصول

reconfig_sl_ د PCS بیا تنظیم کول مشخص کوي

clk

ترلاسه شوي ډاټا په ټاکل شوي کې اعتبار لري

لین

جدول 24.

د F-ټایل هارډ IP بیا تنظیم کولو سیګنالونه
په دې جدول کې، N د IP پیرامیټر مدیر کې د ټاکل شوي لینونو شمیر استازیتوب کوي.

نوم

عرض

د سمت ساعت ډومین

تفصیل

reconfig_read

Input reconfig_clk PMA بیا تنظیم کول لوستل

د قوماندې نښې

reconfig_write

input reconfig_clk د PMA بیا تنظیم کول لیکل

د قوماندې نښې

reconfig_address

18 بټونه + clog2bN

داخلول

reconfig_clk

په ټاکل شوي لین کې د PMA Avalon حافظې نقشه شوي انٹرفیس پته مشخص کوي.
ادامه…

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 48

فیډبیک واستوئ

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سیګنالونه 683074 | ۲۰۲۲.۰۴.۲۸

نوم
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

عرض
32 1 32 1

د سمت ساعت ډومین

تفصیل

د PAM4 اعلان NRZ دواړو حالتونو کې، هر لین 18 بټونه لري او پاتې پورتنۍ بټونه د لین آفسیټ ته اشاره کوي.
Exampد 4-لین ډیزاین لپاره:
· reconfig_address[19:18] 00 ته ټاکل شوی = پته د لین 0 لپاره.
· reconfig_address[19:18] 01 ته ټاکل شوی = پته د لین 1 لپاره.
· reconfig_address[19:18] 10 ته ټاکل شوی = پته د لین 2 لپاره.
· reconfig_address[19:18] 11 ته ټاکل شوی = پته د لین 3 لپاره.

محصول

reconfig_clk د PMA ډاټا مشخص کوي چې په ټاکل شوي لین کې د چمتو شوي دورې لخوا لوستل کیږي.

محصول

reconfig_clk په ټاکل شوي لین کې د PMA Avalon حافظې نقشه شوي انٹرفیس سټالینګ سیګنال استازیتوب کوي.

داخلول

reconfig_clk د PMA ډیټا مشخص کوي چې په ټاکل شوي لین کې د لیکلو دورې کې لیکل کیږي.

محصول

reconfig_clk مشخص کوي د PMA بیا تنظیم کول ترلاسه شوي ډاټا په ټاکل شوي لین کې اعتبار لري.

6.5. د PMA سیګنالونه

جدول 25.

د PMA سیګنالونه
په دې جدول کې، N د IP پیرامیټر مدیر کې د ټاکل شوي لینونو شمیر استازیتوب کوي.

نوم

عرض

د سمت ساعت ډومین

تفصیل

phy_tx_lanes_stable

N*2 (PAM4 حالت)
N (NRZ حالت)

محصول

غیر متناسب کله چې تاکید وشي، د TX ډیټاپاټ د معلوماتو لیږلو ته چمتو دی.

tx_pll_لاک شوی

N*2 (PAM4 حالت)
N (NRZ حالت)

محصول

غیر متناسب کله چې تاکید وشي، په ګوته کوي چې TX PLL د بند حالت ترلاسه کړی.

phy_ehip_ready

N*2 (PAM4 حالت)
N (NRZ حالت)

محصول

همیشه

کله چې تاکید وشي، دا په ګوته کوي چې ګمرکي PCS داخلي ابتکار بشپړ کړی او د لیږد لپاره چمتو دی.
دا سیګنال د tx_pcs_fec_phy_reset_n او tx_pcs_fec_phy_reset_nare له مینځه وړلو وروسته ثابتیږي.

tx_serial_data

محصول د TX سریال ساعت TX سریال پنونه.

rx_serial_data

د RX سیریل کلاک RX سیریل پنونو داخل کړئ.

phy_rx_block_lock

N*2 (PAM4 حالت)
N (NRZ حالت)

محصول

غیر متناسب کله چې تاکید وشي، دا په ګوته کوي چې د لینونو لپاره د 66b بلاک سمون بشپړ شوی.

rx_cdr_lock

N*2 (PAM4 حالت)

محصول

همیشه

کله چې تاکید وشي، په ګوته کوي چې ترلاسه شوي ساعتونه ډاټا ته تړل شوي دي.
ادامه…

فیډبیک واستوئ

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 49

6. F-Tile Serial Lite IV Intel FPGA IP انٹرفیس سیګنالونه 683074 | ۲۰۲۲.۰۴.۲۸

نوم phy_rx_pcs_ready phy_rx_hi_ber

عرض

د سمت ساعت ډومین

تفصیل

N (NRZ حالت)

N*2 (PAM4 حالت)
N (NRZ حالت)

محصول

همیشه

کله چې تاکید وشي، دا په ګوته کوي چې د اړونده ایترنیټ چینل RX لینونه په بشپړ ډول تنظیم شوي او د معلوماتو ترلاسه کولو لپاره چمتو دي.

N*2 (PAM4 حالت)
N (NRZ حالت)

محصول

همیشه

کله چې تاکید وشي، په ګوته کوي چې د اړونده ایترنیټ چینل RX PCS په HI BER حالت کې دی.

F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود 50

فیډبیک واستوئ

683074 | 2022.04.28 فیډبیک واستوئ

7. د F-Tile Serial Lite IV Intel FPGA IP سره ډیزاین کول

7.1. لارښوونې بیا تنظیم کړئ
د خپل سیسټم کچې ری سیٹ پلي کولو لپاره دا د تنظیم کولو لارښوونې تعقیب کړئ.
· tx_pcs_fec_phy_reset_n او rx_pcs_fec_phy_reset_n سیګنالونه د سیسټم په کچه سره وتړئ ترڅو په ورته وخت کې TX او RX PCS بیا تنظیم کړئ.
· په ورته وخت کې tx_pcs_fec_phy_reset_n، rx_pcs_fec_phy_reset_n، tx_core_rst_n، rx_core_rst_n، او reconfig_reset سیګنالونه تایید کړئ. د IP بیا تنظیم او پیل کولو ترتیبونو په اړه د نورو معلوماتو لپاره بیا تنظیم او لینک پیل کولو ته مراجعه وکړئ.
· tx_pcs_fec_phy_reset_n، او rx_pcs_fec_phy_reset_n سیګنالونه ټیټ وساتئ، او د reconfig_reset سیګنال لوړ او tx_reset_ack او rx_reset_ack ته انتظار وکړئ ترڅو د F-ټایل هارډ IP او د بیا تنظیم کولو بلاکونه په سمه توګه بیا تنظیم شي.
د FPGA وسیلو تر مینځ د ګړندي لینک اپ ترلاسه کولو لپاره ، په ورته وخت کې وصل شوي F-Tile Serial Lite IV Intel FPGA IPs بیا تنظیم کړئ. د F-Tile Serial Lite IV Intel FPGA IP ډیزاین Ex ته مراجعه وکړئampد اوزار کټ په کارولو سره د IP TX او RX لینک څارنې په اړه د معلوماتو لپاره د کارونکي لارښود.
اړوند معلومات
· په 37 پاڼه کې بیا تنظیم او د لینک پیل کول
· F-Tile Serial Lite IV Intel FPGA IP ډیزاین Exampد کارونکي لارښود

7.2. د خطا اداره کولو لارښود

لاندې جدول د غلطو شرایطو لپاره د غلطۍ اداره کولو لارښوونې لیست کوي کوم چې ممکن د F-Tile Serial Lite IV Intel FPGA IP ډیزاین سره پیښ شي.

جدول 26. د تېروتنې حالت او د سمبالولو لارښوونې

د تېروتنې حالت
یو یا څو لینونه نشي کولی د ټاکل شوي وخت چوکاټ وروسته اړیکه رامینځته کړي.

لارښوونې
د غوښتنلیک په کچه د لینک بیا تنظیم کولو لپاره د وخت پای سیسټم پلي کړئ.

یو لین د ارتباط له رامینځته کیدو وروسته اړیکه له لاسه ورکوي.
لین د ډیسک پروسې په جریان کې اړیکه له لاسه ورکوي.

دا ممکن د معلوماتو لیږد مرحلو وروسته یا په جریان کې پیښ شي. د غوښتنلیک په کچه د لینک له لاسه ورکولو کشف پلي کړئ او لینک بیا تنظیم کړئ.
د غلط لین لپاره د لینک بیا پیل کولو پروسه پلي کړئ. تاسو باید ډاډ ترلاسه کړئ چې د بورډ روټینګ د 320 UI څخه ډیر نه وي.

وروسته له دې چې ټولې لینونه سم شوي وي له لاسه ورکولو لین سمون.

دا کیدای شي د معلوماتو لیږد پړاوونو وروسته یا وروسته واقع شي. د اپلیکیشن په کچه د لین سیده کولو له لاسه ورکولو کشف پلي کړئ ترڅو د لین سیده کولو پروسه بیا پیل کړئ.

ISO 9001:2015 ثبت شوی

683074 | 2022.04.28 فیډبیک واستوئ

8. F-Tile Serial Lite IV Intel FPGA IP کارن لارښود آرشیف

د IP نسخې د Intel Quartus Prime Design Suite سافټویر نسخو ته ورته دي تر v19.1 پورې. د Intel Quartus Prime Design Suite سافټویر نسخه 19.2 یا وروسته، د IP کورونه د نوي IP نسخه سکیم لري.

که چیرې د IP اصلي نسخه لیست نه وي، د مخکینۍ IP اصلي نسخه لپاره د کاروونکي لارښود پلي کیږي.

د Intel Quartus Prime نسخه
21.3

د IP اصلي نسخه 3.0.0

د کارن لارښود F-Tile Serial Lite IV Intel® FPGA IP کارن لارښود

ISO 9001:2015 ثبت شوی

683074 | 2022.04.28 فیډبیک واستوئ

9. د F-Tile سیریل لایټ IV Intel FPGA IP کارن لارښود لپاره د سند بیاکتنې تاریخ

د سند نسخه 2022.04.28
2021.11.16 2021.10.22 2021.08.18

د Intel Quartus Prime نسخه
22.1
21.3 21.3 21.2

د IP نسخه 5.0.0
3.0.0 3.0.0 2.0.0

بدلونونه
تازه شوی جدول: د F-Tile Serial Lite IV Intel FPGA IP ځانګړتیاوې - د اضافي FHT ټرانسسیور نرخ ملاتړ سره د ډیټا لیږد توضیحات تازه شوي: 58G NRZ، 58G PAM4، او 116G PAM4
· تازه شوی جدول: د F-Tile Serial Lite IV Intel FPGA IP پیرامیټر توضیحات — نوي پیرامیټر اضافه شوي · د سیسټم PLL حوالې ساعت فریکوینسي · د ډیبګ پای ټکی فعال کړئ — د PMA ډیټا نرخ لپاره ارزښتونه تازه کړي — د GUI سره سمون لپاره د پیرامیټر نوم تازه شوی
· په جدول کې د معلوماتو لیږد لپاره توضیحات تازه شوي: F-Tile Serial Lite IV Intel FPGA IP ځانګړتیاوې.
· د جدول نوم IP ته د F-Tile Serial Lite IV Intel FPGA IP پیرامیټر توضیحات د پارامیټرونو برخه کې د وضاحت لپاره بدل شو.
· تازه شوی جدول: د IP پیرامیټونه: - یو نوی پیرامیټر اضافه کړ – RSFEC په بل سریال لایټ IV سمپلیکس IP کې فعال شوی چې په ورته FGT چینل (زونو) کې ځای پرځای شوی. - د لیږدونکي حوالې ساعت فریکونسۍ لپاره ډیفالټ ارزښتونه تازه کړل.
ابتدايي خوشې کول.

ISO 9001:2015 ثبت شوی

اسناد / سرچینې

	د انټل ایف ټایل سیریل لایټ IV انټل FPGA IP [pdf] د کارونکي لارښود د F ټایل سیریل لایټ IV انټیل FPGA IP، د F ټایل سیریل لایټ IV، انټیل FPGA IP
	Intel F-Tile Serial Lite IV Intel FPGA IP [pdf] د کارونکي لارښود د F-ټایل سیریل لایټ IV انټل FPGA IP، سریال لایټ IV انټل FPGA IP، لایټ IV انټل FPGA IP، IV انټل FPGA IP، FPGA IP، IP