د ټیټ لیټینسي ای ټایل 40G ایترنیټ انټل FPGA IP ډیزاین Example

د چټک پیل لارښود

د ټیټ ځنډ E-Tile 40G ایترنیټ Intel® FPGA IP کور د سمولیشن ټیسټ بینچ او د هارډویر ډیزاین وړاندې کويample چې د تالیف او هارډویر ازموینې ملاتړ کوي. کله چې تاسو ډیزاین تولید کړئ example، د Intel Quartus® Prime IP پیرامیټر مدیر په اوتومات ډول رامینځته کوي fileپه هارډویر کې ډیزاین سمولو، تالیف او ازموینې لپاره اړین دي. برسېره پردې، تاسو کولی شئ د انټروپراتیف ازموینې لپاره د انټیل وسیلې ځانګړي پرمختیا کټ ته تالیف شوي هارډویر ډیزاین ډاونلوډ کړئ. د Intel FPGA IP کې یوازې د تالیف کولو سابقه هم شامله دهample پروژه چې تاسو کولی شئ د IP اصلي ساحې او وخت ګړندي اټکل کولو لپاره وکاروئ. د ټیټ ځنډ E-Tile 40G ایترنیټ انټیل FPGA IP د ډیزاین پخوانی ملاتړ کويampد پراخه پیرامیټونو سره نسل. په هرصورت، ډیزاین پخوانیamples د ټیټ ځنډ E-Tile 40G ایترنیټ انټیل FPGA IP کور ټول ممکنه پیرامیټریزیشنونه نه پوښي.

د ډیزاین لپاره د پراختیا مرحلې Example

اړوند معلومات

• د ټیټ ځنډ ای ټایل 40G ایترنیټ انټیل FPGA IP کارن لارښود
  د ټیټ ځنډ E-Tile 40G ایترنیټ IP په اړه د تفصيلي معلوماتو لپاره.
• د ټیټ ځنډ ای ټایل 40G ایترنیټ انټیل FPGA IP خوشې یادښتونه
  د IP ریلیز نوټس لیست په ځانګړي ریلیز کې IP بدلونونه.

د ډیزاین تولید کول Example

کړنلاره

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

Exampد ټیټ لیټینسي ای ټایل 40G ایترنیټ پیرامیټر ایډیټر کې د ډیزاین ټب
Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit غوره کړئ چې د ډیزاین پخوانی تولید کړيampد Intel Stratix® 10 وسیلو لپاره. د ډیزاین ایکس تولید لپاره د Agilex F-series Transceiver-SoC پرمختیا کټ غوره کړئampد Intel Agilex™ وسیلو لپاره.

د هارډویر ډیزاین تولید لپاره دا مرحلې تعقیب کړئample او testbench:

1. د Intel Quartus Prime Pro Edition سافټویر کې، کلیک وکړئ File ➤ نوې پروژې وزرډ
   د نوي Intel Quartus Prime پروژه رامینځته کول، یا File ➤ د موجوده Intel Quartus Prime سافټویر پروژې خلاصولو لپاره پروژه خلاص کړئ. وزرډ تاسو ته د آلې کورنۍ او وسیله مشخص کولو ته هڅوي.
   نوټ: د ډیزاین example د هدف په تخته کې د وسیلې سره انتخاب له سره لیکي. تاسو د ډیزاین پخوانۍ مینو څخه هدف بورډ مشخص کړئampپه Ex. کې اختیارونهampد ډیزاین ټب (۸ ګام).
2. په IP کتلاګ کې، د ټیټ ځنډ E-Tile 40G ایترنیټ انټیل FPGA IP ومومئ او غوره کړئ. د نوي IP تغیر کړکۍ څرګندیږي.
3. د خپل دودیز IP توپیر لپاره د لوړې کچې نوم مشخص کړئ. د Intel Quartus Prime IP پیرامیټ ایډیټر په A کې د IP تغیر تنظیمات خوندي کوي file نومول شوی .ip.
4. په OK کلیک وکړئ. د IP پیرامیټر مدیر څرګندیږي.
5. په IP ټب کې، د خپل IP اصلي توپیر لپاره پیرامیټونه مشخص کړئ.
   نوټ: د ټیټ لیټینسی ای ټایل 40G ایترنیټ انټیل FPGA IP ډیزاین example په سمه توګه سمولټ نه کوي او په سمه توګه کار نه کوي که تاسو د لاندې پیرامیټونو څخه کوم یو مشخص کړئ:
   1. د مخکینۍ پاس له لارې فعاله شوې
   2. چمتو ځنډ د 3 ارزښت ته ټاکل شوی
   3. د TX CRC داخلول فعالول بند شوي
6. په Exampد ډیزاین ټب، د Exampد ډیزاین Files، د ټیسټ بینچ تولیدولو لپاره د سمولیشن اختیار فعال کړئ، او د ترکیب انتخاب یوازې او د هارډویر ډیزاین تولید لپاره د ترکیب اختیار غوره کړئ.amples.
   نوټ: په پخوانيampد ډیزاین ټب، د تولید شوي HDL بڼه لاندې، یوازې ویریلوګ HDL شتون لري. دا IP کور د VHDL ملاتړ نه کوي.
7. د هدف پرمختیا کټ لاندې د Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit یا Agilex F-series Transceiver-SoC پرمختیا کټ غوره کړئ.
   نوټ: د پراختیا کټ چې تاسو یې غوره کوئ په مرحله کې د وسیلې انتخاب له سره لیکي
   1. د Intel Stratix 10 E-tile هدف وسیله 1SG280LU3F50E3VGS1 دی.
   2. د Intel Agilex E-tile وسیله هدف AGFB014R24A2E2VR0 دی.
8. په تولید کې کلیک وکړئampد ډیزاین تڼۍ. د انتخاب Exampد ډیزاین لارښود کړکۍ ښکاري.
9. که تاسو غواړئ ډیزاین بدل کړئ exampد ډیفالټ ښودل شوي لارښود لار یا نوم (alt_e40c3_0_example_design)، نوې لارې ته لټون وکړئ او نوې ډیزاین ټایپ کړئampد لارښود نوم (ample_dir>).
10. په OK کلیک وکړئ.

اړوند معلومات

• د IP کور پیرامیټونه
  ستاسو د IP کور دودیز کولو په اړه نور معلومات چمتو کوي.
• د Intel Stratix 10 E-Tile TX سیګنال بشپړتیا پراختیا کټ
• د Intel Agilex F-Series FPGA پرمختیا کټ

ډیزاین Exampد پارامترونو

پارامترونه په Exampد ډیزاین ټب

پیرامیټر	تفصیل
ډیزاین غوره کړئ	شتون لري exampد IP پیرامیټرو ترتیباتو لپاره ډیزاین. کله چې تاسو د پریزیټ کتابتون څخه ډیزاین غوره کړئ، دا ساحه غوره شوې ډیزاین ښیې.
Exampد ډیزاین Files	د fileد مختلف پرمختیایي مرحلې لپاره رامینځته کول. •    سمول- اړین توکي تولیدوي files د پخوانۍ سمولو لپارهampد ډیزاین. •    ترکیب- ترکیب تولیدوي files. دا وکاروئ fileد هارډویر ازموینې لپاره د Intel Quartus Prime Pro Edition سافټویر کې ډیزاین تالیف کول او د جامد وخت تحلیل ترسره کول.
پیدا کول File بڼه	د RTL بڼه fileد سمولیشن لپاره - ویریلوګ یا VHDL.
بورډ غوره کړئ	د ډیزاین پلي کولو لپاره ملاتړ شوي هارډویر. کله چې تاسو د Intel پراختیایی بورډ غوره کړئ، د هدف آله هغه یو دی چې د پراختیا کټ کې وسیله سره سمون لري. که دا مینو شتون ونلري، د هغه انتخابونو لپاره کوم ملاتړي بورډ شتون نلري چې تاسو یې غوره کوئ. Agilex F-series Transceiver-SoC پراختیایی کټ: دا اختیار تاسو ته اجازه درکوي د ډیزاین پخوانی ازموینه وکړئampپه ټاکل شوي Intel FPGA IP پرمختیا کټ کې. دا اختیار په اتوماتيک ډول غوره کوي هدف آله د AGFB014R24A2E2VR0. که ستاسو د بورډ بیاکتنه د مختلف وسیله درجه ولري، تاسو کولی شئ د هدف وسیله بدل کړئ.
ادامه…

پیرامیټر	تفصیل
	Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit: دا اختیار تاسو ته اجازه درکوي د ډیزاین پخوانی ازموینه وکړئampپه ټاکل شوي Intel FPGA IP پرمختیا کټ کې. دا اختیار په اتوماتيک ډول غوره کوي هدف آله د 1ST280EY2F55E2VG. که ستاسو د بورډ بیاکتنه د مختلف وسیله درجه ولري، تاسو کولی شئ د هدف وسیله بدل کړئ. هیڅ نه: دا اختیار د ډیزاین لپاره د هارډویر اړخونه خارجويample.

د لارښود جوړښت
د ټیټ ځنډ E-Tile 40G ایترنیټ IP کور ډیزاین example file لارښودونه لاندې تولید شوي files د ډیزاین لپاره example.

د تولید شوي ډیزاین لپاره د لارښود جوړښت Example

• سمول files (یوازې د سمولو لپاره ټیسټ بینچ) په کې موقعیت لريample_dir>/example_testbench.
• تالیف یوازې - example ډیزاین په کې موقعیت لريample_dir>/ compilation_test_design.
• د هارډویر ترتیب او ازموینه files (د هارډویر ډیزاین example) کې موقعیت لريample_dir>/هارډ ویئر_ټیسټ_ډیزاین

لارښود او File توضیحات

File نومونه	تفصیل
eth_ex_40g.qpf	د Intel Quartus Prime پروژه file.
eth_ex_40g.qsf	د Intel Quartus Prime پروژې ترتیبات file.
ادامه…

File نومونه	تفصیل
eth_ex_40g.sdc	Synopsys * د ډیزاین محدودیتونه file. تاسو کولی شئ دا کاپي او ترمیم کړئ file ستاسو د خپل ټیټ ځنډ E-Tile 40G ایترنیټ انټیل FPGA IP ډیزاین لپاره.
eth_ex_40g.srf	د Intel Quartus Prime پروژې پیغام سپیپریشن قاعده file.
eth_ex_40g.v	د لوړ پوړ ویریلوګ HDL ډیزاین example file.
eth_ex_40g_clock.sdc	د Synopsys ډیزاین محدودیتونه file د ساعتو لپاره.
عام/	د هارډویر ډیزاین exampد ملاتړ files.
hwtest/main.tcl	اصلي file د سیسټم کنسول ته د لاسرسي لپاره.

د ډیزاین سمول کول Example Testbench
تاسو کولی شئ د کمانډ پرامپټ څخه د سمولو سکریپټ په چلولو سره ډیزاین تالیف او انډول کړئ.

1. د کمانډ پرامپټ کې، کاري لارښود ته بدل کړئample_dir>/example_testbench.
2. د خپلې خوښې ملاتړ شوي سمیلیټر لپاره د سمولو سکریپټ چل کړئ. سکریپټ په سمیلیټر کې ټیسټ بینچ تالیف او چلوي

د ټیسټ بینچ سمولو لارښوونې

سیمالټ	لارښوونې
ماډل سیم*	د کمانډ لاین کې، vsim -do run_vsim.do ټایپ کړئ. که تاسو د ماډل سیم GUI له راوړلو پرته سمولو ته ترجیح ورکوئ، vsim -c -do run_vsim.do ټایپ کړئ. یادونه: ModelSim-AE او ModelSim-ASE سمیلیټرونه نشي کولی دا IP کور تقلید کړي. تاسو باید بل ملاتړ شوی ماډل سیم سمیلیټر وکاروئ لکه موډل سیم SE.
VCS*	د کمانډ لاین کې، sh run_vcs.sh ټایپ کړئ
VCS MX	د کمانډ لاین کې، sh run_vcsmx.sh ټایپ کړئ. دا سکریپټ وکاروئ کله چې ډیزاین د VHDL سره Verilog HDL او سیسټم Verilog ولري.
NCSim	د کمانډ لاین کې، sh run_ncsim.sh ټایپ کړئ
ایکسیلیم*	د کمانډ لاین کې، sh run_xcelium.sh ټایپ کړئ

یو بریالی سمول د لاندې پیغام سره پای ته رسیږي: سمول پاس شوی. یا ټیسټ بینچ بشپړ شو. د بریالي بشپړیدو وروسته، تاسو کولی شئ پایلې تحلیل کړئ.

د ډیزاین تالیف او ترتیب کول Example په هارډویر کې
د Intel FPGA IP کور پیرامیټر مدیر تاسو ته اجازه درکوي ډیزاین تالیف او تنظیم کړئ exampد هدف پرمختیا کټ کې

د ډیزاین تالیف او تنظیم کولو لپاره exampپه هارډویر کې، دا ګامونه تعقیب کړئ:

1. د Intel Quartus Prime Pro Edition سافټویر لانچ کړئ او د پروسس کولو ➤ د ډیزاین تالیف کولو لپاره پیل کول غوره کړئ.
2. وروسته له دې چې تاسو د SRAM څیز تولید کړئ file .sof، دا مرحلې تعقیب کړئ ترڅو د هارډویر ډیزاین ډیزاین کړئampپه Intel وسیله کې:
   1. اوزار غوره کړئ ➤ پروګرامر.
   2. په پروګرامر کې، د هارډویر سیټ اپ کلیک وکړئ.
   3. د پروګرام کولو وسیله غوره کړئ.
   4. ستاسو د Intel Quartus Prime Pro Edition ناستې ته د Intel TX بورډ وټاکئ او اضافه کړئ.
   5. ډاډ ترلاسه کړئ چې حالت J ته ټاکل شویTAG.
   6. د Intel وسیله غوره کړئ او د وسیلې اضافه کولو کلیک وکړئ. پروګرامر ستاسو په بورډ کې د وسیلو ترمنځ د اړیکو د بلاک ډیاګرام ښکاره کوي.
   7. د خپل .sof سره په قطار کې، د .sof لپاره بکس چیک کړئ.
   8. د .sof لپاره د برنامه / تنظیم کولو اختیار فعال کړئ.
   9. په پیل کلیک وکړئ.

اړوند معلومات

• د درجه بندي او ټیم پر بنسټ ډیزاین لپاره زیاتیدونکي تالیف
• د Intel FPGA وسیلو پروګرام کول

په هارډویر ډیزاین کې د هدف وسیلې بدلول Example
که تاسو د خپل هدف وسیلې په توګه Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit غوره کړی وي، د ټیټ لیټینسي E-Tile 40G Ethernet Intel FPGA IP کور د هارډویر پخوانی تولیدوي.ampد هدف وسیلې 1ST280EY2F55E2VG لپاره ډیزاین. که تاسو د خپل هدف وسیلې په توګه د Agilex F-series Transceiver-SoC پرمختیا کټ غوره کړی وي ، د ټیټ ځنډ E-Tile 40G ایترنیټ انټیل FPGA IP کور د هارډویر پخوانی تولیدوي.ampد هدف وسیلې AGFB014R24A2E2VR0 لپاره ډیزاین. ټاکل شوی هدف وسیله ممکن ستاسو د پراختیا کټ کې د وسیلې څخه توپیر ولري. ستاسو د هارډویر ډیزاین کې د هدف وسیله بدلولو لپاره exampاو، دا ګامونه تعقیب کړئ:

1. د Intel Quartus Prime Pro Edition سافټویر لانچ کړئ او د هارډویر ازموینې پروژه پرانیزئ file /hardware_test_design/eth_ex_40g.qpf.
2. د دندې په مینو کې، په وسیله کلیک وکړئ. د وسیلې ډیالوګ بکس څرګندیږي.
3. د وسیلې ډیالوګ بکس کې ، د ای ټایل پراساس د هدف وسیلې میز غوره کړئ چې ستاسو د پراختیا کټ کې د وسیلې برخې شمیرې سره سمون لري. په Intel کې د پرمختیا کټ لینک ته مراجعه وکړئ webد نورو معلوماتو لپاره سایټ.
4. یو سمدستي څرګندیږي کله چې تاسو یو وسیله غوره کړئ، لکه څنګه چې لاندې انځور کې ښودل شوي. د تولید شوي پن دندې او I/O دندې ساتلو لپاره نه غوره کړئ.
   د وسیلې انتخاب لپاره د Intel Quartus Prime Prompt
5. د خپل ډیزاین بشپړ تالیف ترسره کړئ.

تاسو اوس کولی شئ په خپل هارډویر کې ډیزاین ازموینه وکړئ.

اړوند معلومات

• د Intel Stratix 10 E-Tile TX سیګنال بشپړتیا پراختیا کټ
• د Intel Agilex F-Series FPGA پرمختیا کټ

په هارډویر کې د ټیټ لیټینسي ای ټایل 40G ایترنیټ انټل FPGA IP ډیزاین ازموینه
وروسته له دې چې تاسو د ټیټ ځنډ E-Tile 40G ایترنیټ انټل FPGA IP کور ډیزاین تالیف کړئample او دا په خپل Intel وسیلې کې تنظیم کړئ ، تاسو کولی شئ د IP کور او د هغې ځای پرځای شوي اصلي PHY IP کور راجسټرونو برنامه کولو لپاره د سیسټم کنسول وکاروئ. د سیسټم کنسول فعالولو لپاره او د هارډویر ډیزاین ازموینه وکړئampاو، دا ګامونه تعقیب کړئ:

1. د Intel Quartus Prime Pro Edition سافټویر کې، د سیسټم کنسول پیلولو لپاره اوزار ➤ د سیسټم ډیبګ کولو وسیلې ➤ سیسټم کنسول غوره کړئ.
2. د Tcl کنسول پین کې، د ډایرکټر بدلولو لپاره cd hwtest ټایپ کړئ / هارډور_ټیسټ_ډیزاین/hwtest.
3. د J سره د پیوستون خلاصولو لپاره سرچینه main.tcl ټایپ کړئTAG ماسټر

اضافي ډیزاین exampد IP کور پروګرام کولو لپاره کمانډونه شتون لري:

• chkphy_status: د ساعت فریکونسۍ او د PHY لاک حالت ښیې.
• chkmac_stats: د MAC احصایې شمیرونکو کې ارزښتونه ښیې.
• روښانه_ټول_احصایې: د IP اصلي احصایې شمیرونکي پاکوي.
• start_pkt_gen: د پاکټ جنریټر پیل کوي.
• stop_pkt_gen: د بسته بندۍ جنراتور ودروي.
• sys_reset_digital_analog: سیسټم بیا تنظیمول.
• loop_on: د داخلي سریال لوپ بیک پرانیزي
• loop_off: داخلي سریال لوپ بیک بندوي.
• reg_read : په کې د IP اصلي راجستر ارزښت بیرته راګرځوي .
• reg_write : لیکي په پته کې د IP کور راجستر ته .

د ډیزاین ex هارډویر ازموینې برخې کې د ازموینې طرزالعمل تعقیب کړئample او د سیسټم کنسول کې د ازموینې پایلې وګورئ.

اړوند معلومات
د سیسټم کنسول سره ډیزاینونه تحلیل او ډیبګ کول

ډیزاین Exampلی تفصیل

د ای ټایل پر بنسټ د 40G ایترنیټ ډیزاین example د ټیټ لیټینسي E-Tile 40G Ethernet Intel FPGA IP کور دندې ښیې ، د E-tile پراساس ټرانسیور انٹرفیس سره چې د IEEE 802.3ba معیاري CAUI-4 مشخصاتو سره مطابقت لري. تاسو کولی شئ ډیزاین له Ex څخه تولید کړئampد ټیټ لیټینسي ای ټایل 40G ایترنیټ انټل FPGA IP پیرامیټر مدیر کې د ډیزاین ټب.
د ډیزاین تولید لپاره example، تاسو باید لومړی د IP اصلي توپیر لپاره د پیرامیټر ارزښتونه وټاکئ چې تاسو غواړئ په خپل وروستي محصول کې تولید کړئ. د ډیزاین تولید کول example د IP کور یوه کاپي رامینځته کوي؛ د ټیسټ بینچ او هارډویر ډیزاین exampدا توپیر د DUT په توګه وکاروئ. که تاسو د DUT لپاره د پیرامیټر ارزښتونه ستاسو په پای محصول کې د پیرامیټر ارزښتونو سره سمون نه خوري، ډیزاین پخوانیampکه تاسو تولید کړئ د IP اصلي توپیر تمرین نه کوي چې تاسو یې اراده لرئ.

یادونه:
د ټیسټ بینچ د IP کور بنسټیز ازموینه ښیې. دا د بشپړ تایید چاپیریال لپاره بدیل نه دی. تاسو باید په سمولیشن او هارډویر کې د خپل ټیټ لیټینسي E-Tile 40G ایترنیټ انټل FPGA IP ډیزاین ډیر پراخه تایید ترسره کړئ.

ځانګړتیاوې

• د Intel Stratix 40 یا Intel Agilex وسیلې په کارولو سره د E-tile transceiver لپاره د 10G ایترنیټ MAC/PCS IP کور ملاتړ کوي.
• د تمدید پاس-درو او لینک روزنې ملاتړ کوي.
• ډیزاین ډیزاین تولیدويampد MAC سټیټس کاونټر فیچر سره.
• د ټیسټ بینچ او سمولیشن سکریپټ چمتو کوي.

د هارډویر او سافټویر اړتیاوې
د پخوانۍ ازموینې لپارهampد ډیزاین لپاره، لاندې هارډویر او سافټویر وکاروئ:

• د Intel Quartus Prime Pro Edition سافټویر
• د سیسټم کنسول
• ModelSim، VCS، VCS MX، NCSim، یا Xcelium سمیلیټر
• Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit یا Intel Agilex F-series Transceiver-SoC پراختیایی کټ

فعالیت توضیحات
دا برخه د 40G ایترنیټ MAC/PCS IP کور تشریح کوي د ای ټایل پراساس ټرانسیور کې د انټیل وسیلې په کارولو سره. د لیږد په لار کې، MAC د مراجعینو چوکاټونه مني او د انټر پیکټ تشه (IPG)، وړاندیز، د چوکاټ ډیلیمیټر (SFD) پیل، پیډینګ، او CRC بټونه PHY ته لیږدولو دمخه داخلوي. PHY د MAC چوکاټ کوډ کوي لکه څنګه چې د رسنیو له لارې لیرې پای ته د باور وړ لیږد لپاره اړین وي. د ترلاسه کولو په لار کې، PHY MAC ته چوکاټونه لیږدوي. MAC د PHY څخه چوکاټونه مني، چکونه ترسره کوي، CRC، وړاندیز، او SFD پټوي، او پاتې چوکاټ پیرودونکي ته لیږدوي.

سمول

ټیسټ بینچ د IP کور له لارې ترافیک لیږي ، د لیږد اړخ تمرین کوي ​​​​او د IP کور اړخ ترلاسه کوي.

د ټیټ لیټینسی ای ټایل 40G ایترنیټ ډیزاین Exampد بلاک ډیاګرام

د سمولو ډیزاین exampد لوړې کچې ازموینه file اساسی_avl_tb_top.sv دی. دا file PHY ته د 156.25 Mhz د ساعت حواله clk_ref چمتو کوي. پدې کې د 10 کڅوړو لیږلو او ترلاسه کولو دنده شامله ده.

د ټیټ ځنډ ای ټایل 40G ایترنیټ کور ټیسټ بینچ File توضیحات

File نومونه	تفصیل
ټیسټ بینچ او سمول Files
Basic_avl_tb_top.sv	د لوړې کچې ټیسټ بینچ file. ټیسټ بینچ DUT انسټیټیوټ کوي او د ویریلوګ HDL دندې پرمخ وړي ترڅو پاکټونه تولید او ومني.
اساسی_avl_tb_top_nc.sv	د لوړې کچې ټیسټ بینچ file د NCSim سمیلیټر سره مطابقت لري.
Basic_avl_tb_top_msim.sv	د لوړې کچې ټیسټ بینچ file د موډل سیم سمیلیټر سره مطابقت لري.
د ټیسټ بینچ سکریپټونه
run_vsim.do	د مینټر ګرافیک * ماډل سیم سکریپټ د ټیسټ بینچ چلولو لپاره.
run_vcs.sh	د ټیسټ بینچ چلولو لپاره Synopsys VCS سکریپټ.
ادامه…

File نومونه	تفصیل
run_vcsmx.sh	د Synopsys VCS MX سکریپټ (د ویریلوګ HDL او سیسټم ویریلوګ د VHDL سره ګډ) د ټیسټ بینچ چلولو لپاره.
چلول_ncsim.sh	Cadence NCSim سکریپټ د ټیسټ بینچ چلولو لپاره.
run_xcelium.sh	د ټیسټ بینچ چلولو لپاره کیډینس ایکسیلیم سکریپټ.

د بریالۍ ازموینې چلول محصول ښیې چې لاندې چلند تاییدوي:

1. د RX ساعت د سمولو لپاره انتظار کول
2. د PHY حالت چاپ کول
3. د 10 کڅوړو لیږل
4. د 10 کڅوړو ترلاسه کول
5. د "Testbench بشپړ" ښودل.

لاندې sample output د بریالي سمولیشن ټیسټ چلول په ګوته کوي:

• # د RX سمون لپاره انتظار کول
• #RX ډیسک لاک شوی
• #RX لین سمون بند شوی
• #TX فعال شوی
• #**د لیږلو بسته 1…
• #**د لیږلو بسته 2…
• #**د لیږلو بسته 3…
• #**د لیږلو بسته 4…
• #**د لیږلو بسته 5…
• #**د لیږلو بسته 6…
• #**د لیږلو بسته 7…
• #** ترلاسه شوی پاکټ 1…
• #**د لیږلو بسته 8…
• #** ترلاسه شوی پاکټ 2…
• #**د لیږلو بسته 9…
• #** ترلاسه شوی پاکټ 3…
• #**د لیږلو بسته 10…
• #** ترلاسه شوی پاکټ 4…
• #** ترلاسه شوی پاکټ 5…
• #** ترلاسه شوی پاکټ 6…
• #** ترلاسه شوی پاکټ 7…
• #** ترلاسه شوی پاکټ 8…
• #** ترلاسه شوی پاکټ 9…
• #** ترلاسه شوی پاکټ 10…

اړوند معلومات
د ډیزاین سمول کول Example Testbench په 7 پاڼه کې

د هارډویر ازموینه
د هارډویر ډیزاین کې exampاو تاسو کولی شئ د IP کور په داخلي سیریل لوپ بیک حالت کې برنامه کړئ او د لیږد اړخ کې ترافیک رامینځته کړئ چې د ترلاسه کولو اړخ له لارې بیرته لوپ کیږي.

د ټیټ لیټینسي ای ټایل 40G ایترنیټ IP هارډویر ډیزاین Exampد لوړې کچې بلاک ډیاګرام

د ټیټ ځنډ E-Tile 40G ایترنیټ هارډویر ډیزاین exampپه دې کې لاندې اجزا شامل دي:

• د ټیټ ځنډ ای ټایل 40G ایترنیټ انټیل FPGA IP کور.
• د پیرودونکي منطق چې د IP کور برنامه همغږي کوي ، او د پیکټ تولید او چیک کول.
• IOPLL به د 100 MHz ساعت تولید کړي د 50 MHz ان پټ ساعت څخه هارډویر ډیزاین تهample.
• JTAG کنټرولر چې د Intel سیسټم کنسول سره اړیکه لري. تاسو د سیسټم کنسول له لارې د پیرودونکي منطق سره اړیکه ونیسئ.

د ډیزاین پخوانۍ ازموینې لپاره د ورکړل شوي اړونده معلوماتو لینک کې طرزالعمل تعقیب کړئampپه ټاکل شوي هارډویر کې.

اړوند معلومات

• په 40 پاڼه کې په هارډویر کې د ټیټ ځنډ E-Tile 9G ایترنیټ انټل FPGA IP ډیزاین ازموینه
• د سیسټم کنسول سره ډیزاینونه تحلیل او ډیبګ کول

د داخلي لوپ بیک ټیسټ
د داخلي لوپ بیک ازموینې ترسره کولو لپاره دا مرحلې پرمخ وړئ:

1. سیسټم بیا تنظیم کړئ.
   sys_reset_digital_analog
2. د ساعت فریکونسۍ او د PHY حالت ښکاره کړئ.
   chkphy_status
3. د داخلي لوپ بیک ټیسټ چالان کړئ.
   loop_on
4. د ساعت فریکونسۍ او د PHY حالت ښکاره کړئ. rx_clk 312.5 MHz ته ټاکل شوی او
   rx_pcs_ready 1 ته ټاکل شوی.
   chkphy_status
5. د پاکټ جنریټر پیل کړئ.
   start_pkt_gen
6. د بسته بندۍ جنراتور بند کړئ.
   stop_pkt_gen
7. Review د لیږدول شوي او ترلاسه شوي کڅوړو شمیر.
   chkmac_stats
8. د داخلي لوپ بیک ټیسټ بند کړئ.
   لوپ_بند

بهرنۍ لوپ بیک ټیسټ
د بهرنۍ لوپ بیک ازموینې ترسره کولو لپاره دا مرحلې پرمخ وړئ:

1. سیسټم بیا تنظیم کړئ.
   sys_reset_digital_analog
2. د ساعت فریکونسۍ او د PHY حالت ښکاره کړئ. rx_clk 312.5 MHz ته ټاکل شوی او
   rx_pcs_ready 1 ته ټاکل شوی. chkphy_status
3. د پاکټ جنریټر پیل کړئ.
   start_pkt_gen
4. د بسته بندۍ جنراتور بند کړئ.
   stop_pkt_gen
5. Review د لیږدول شوي او ترلاسه شوي کڅوړو شمیر.
   chkmac_stats

د ټیټ لیټینسی ای ټایل 40G ایترنیټ ډیزاین Example راجستر

د ټیټ ځنډ E-Tile 40G ایترنیټ هارډویر ډیزاین Exampد راجستر نقشه
د هارډویر ډیزاین لپاره د حافظې نقشه شوي راجستر سلسلې لیست کويample. تاسو د سیسټم کنسول کې د reg_read او reg_write افعال سره دې راجسترونو ته لاسرسی ومومئ.

د کلمې آفسیټ	د راجستر ډول
0x300-0x3FF	PHY راجسترونه
0x400-0x4FF	TX MAC راجستر کوي
0x500-0x5FF	RX MAC راجستر کوي
0x800-0x8FF	د احصایې کاونټر راجسترونه - د TX لارښود
0x900-0x9FF	د احصایې کاونټر راجسترونه - د RX لارښود
0x1000-1016	د کڅوړې پیرودونکي راجستر کوي

د کڅوړې پیرودونکي راجسترونه
تاسو کولی شئ د ټیټ ځنډ E-Tile 40G ایترنیټ هارډویر ډیزاین تنظیم کړئampد مراجعینو راجسترونو پروګرام کولو له لارې.

اضافه	نوم	بټ	تفصیل	د HW ری سیٹ ارزښت	لاسرسی
0x1008	د بسته اندازه ترتیب	[29:0]	د لیږد پاکټ اندازه په بایټس کې مشخص کړئ. دا بټونه د PKT_GEN_TX_CTRL راجستر سره تړاو لري. • بټ [29:16]: په بایټس کې د پیکټ اندازې پورتنۍ حد مشخص کړئ. دا یوازې په زیاتیدونکي حالت کې پلي کیږي. • بټ [13:0]: - د ثابت حالت لپاره، دا بټونه په بایټ کې د لیږد پاکټ اندازه مشخصوي. - د زیاتیدونکي حالت لپاره، دا بټونه د پیکټ لپاره زیاتیدونکي بایټونه مشخص کوي.	0x25800040	RW
0x1009	د پیکټ شمیره کنټرول	[31:0]	د پاکټ جنریټر څخه لیږدولو لپاره د کڅوړو شمیر مشخص کړئ.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• بټ [0]: ساتل شوی. • بټ [1]: د پیکټ جنریټر بټ غیر فعالوي. د پیکټ جنریټر بندولو لپاره دا بیټ د 1 ارزښت ته تنظیم کړئ، او د پیکټ جنریټر فعالولو لپاره یې د 0 ارزښت ته بیا تنظیم کړئ. • بټ [2]: ساتل شوی. • بټ [3]: د 1 ارزښت لري که چیرې IP کور په MAC لوپ بیک حالت کې وي؛ د 0 ارزښت لري که چیرې د کڅوړې پیرودونکي د پاکټ جنریټر کاروي.	0x6	RW
ادامه…

اضافه	نوم	بټ	تفصیل	د HW ری سیٹ ارزښت	لاسرسی
			• بټ [5:4]: 00: تصادفي حالت - 01: ثابت حالت 10: د زیاتوالي حالت • بټ [6]: دا بټ 1 ته وټاکئ ترڅو د 0x1009 راجستر کارولو لپاره د پیکټ جنریټر بندولو لپاره د لیږد لپاره د یو ټاکلي شمیر پاکټونو پراساس. که نه نو، د PKT_GEN_TX_CTRL راجستر بټ [1] د پاکټ جنریټر بندولو لپاره کارول کیږي. • بټ [۷]: - 1: د پیکټو تر مینځ د خلا پرته د لیږد لپاره. - 0: د پیکټو ترمنځ د تصادفي تشې سره د لیږد لپاره.
0x1011	د منزل پته 32 بټونه ښکته	[31:0]	د منزل پته (ټيټ 32 بټونه)	0x56780ADD	RW
0x1012	د منزل پته د 16 بټونو پورته	[15:0]	د منزل پته (پورتنۍ 16 بټونه)	0x1234	RW
0x1013	د سرچینې پته د 32 بټونو ټیټه ده	[31:0]	د سرچینې پته ( ښکته 32 بټونه)	0x43210ADD	RW
0x1014	د سرچینې پته پورته 16 بټونه	[15:0]	د سرچینې پته (پورتنۍ 16 بټونه)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	د MAC لوپ بیک بیا تنظیم کول. د 1 ارزښت ته وټاکئ ترڅو د ډیزاین پخوانی بیا تنظیم کړئampد MAC لوپ بیک.	1'ب0	RW

اړوند معلومات
د ټیټ ځنډ E-Tile 40G ایترنیټ کنټرول او د وضعیت راجستر توضیحات د ټیټ ځنډ E-Tile 40G ایترنیټ IP کور راجسترونه تشریح کوي.

ډیزاین Exampد انٹرفیس سیګنالونه
د ټیټ لیټینسي E-Tile 40G ایترنیټ ټیسټ بینچ په ځان کې دی او تاسو ته اړتیا نلري چې د ان پټ سیګنال چل کړئ.

د ټیټ ځنډ E-Tile 40G ایترنیټ هارډویر ډیزاین Exampد انٹرفیس سیګنالونه

سیګنال	هدایت	تبصرې
clk50	داخلول	دا ساعت د بورډ اوسیلیټر لخوا پرمخ وړل کیږي. • په Intel Stratix 50 بورډ کې په 10 MHz کې موټر چلول. • په Intel Agilex بورډ کې په 100 MHz کې موټر چلول. د هارډویر ډیزاین example دا ساعت په آلې کې د IOPLL ان پټ ته لیږدوي او IOPLL تنظیموي ترڅو د 100 MHz ساعت په داخلي توګه چل کړي.
clk_ref	داخلول	په 156.25 MHz کې موټر چل کړئ.
ادامه…

سیګنال	هدایت	تبصرې
cpu_resetn	داخلول	د IP کور بیا تنظیم کړئ. فعال ټیټ. نړیوال هارډ ریسیټ csr_reset_n IP کور ته چلوي.
tx_serial[3:0]	محصول	د لیږدونکي PHY محصول سیریل ډاټا.
rx_serial[3:0]	داخلول	د لیږدونکي PHY ان پټ سیریل ډاټا.
د کارونکي په مشرۍ[7:0]	محصول	د حالت نښې. د هارډویر ډیزاین example دا بټونه په نښه شوي تخته کې د LEDs چلولو لپاره نښلوي. انفرادي بټونه لاندې سیګنال ارزښتونه او د ساعت چلند منعکس کوي: • [0]: د IP کور ته اصلي ری سیٹ سیګنال • [1]: د clk_ref ویشل شوی نسخه • [2]: د clk50 ویشل شوی نسخه • [3]: د 100 MHz حالت ساعت ویشل شوی نسخه • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

اړوند معلومات
د انٹرفیسونو او سیګنال توضیحات د ټیټ لیټینسي E-Tile 40G ایترنیټ IP اصلي سیګنالونو او هغه انٹرفیسونو تفصيلي توضیحات وړاندې کوي چې دوی ورسره تړاو لري.

د ټیټ ځنډ ای ټایل 40G ایترنیټ انټیل FPGA IP آرشیفونه
که چیرې د IP اصلي نسخه لیست نه وي، د مخکینۍ IP اصلي نسخه لپاره د کاروونکي لارښود پلي کیږي.

د Intel Quartus Prime نسخه	د IP اصلي نسخه	د کارن لارښود
20.1	19.1.0	د ټیټ لیټینسی ای ټایل 40G ایترنیټ ډیزاین Exampد کارونکي لارښود

د ټيټ ځنډ E-tile 40G ایترنیټ ډیزاین لپاره د سند بیاکتنې تاریخ Exampد کارونکي لارښود

د سند نسخه	د Intel Quartus Prime نسخه	IP نسخه	بدلونونه
2020.06.22	20.2	20.0.0	د Intel Agilex وسیلو لپاره د وسیلې ملاتړ اضافه شوی.
2020.04.13	20.1	19.1.0	ابتدايي خوشې کول.

Intel Corporation. ټول حقونه خوندي دي. Intel، د Intel لوگو، او د Intel نورې نښې د Intel Corporation یا د هغې د فرعي شرکتونو سوداګریزې نښې دي. Intel د خپل FPGA او سیمیکمډکټر محصولاتو فعالیت د Intel معیاري تضمین سره سم اوسني مشخصاتو ته تضمینوي، مګر دا حق خوندي کوي چې په هر وخت کې پرته له خبرتیا څخه په هر محصول او خدماتو کې بدلون راولي. Intel هیڅ مسؤلیت یا مسؤلیت په غاړه نه اخلي چې د غوښتنلیک یا د کوم معلوماتو، محصول، یا خدماتو کارولو څخه رامینځته کیږي چې دلته تشریح شوي پرته له دې چې د Intel لخوا په لیکلي ډول موافقه شوې وي. د انټیل پیرودونکو ته مشوره ورکول کیږي چې د وسیلې ځانګړتیاو وروستۍ نسخه ترلاسه کړي مخکې لدې چې په کوم خپاره شوي معلوماتو تکیه وکړي او د محصولاتو یا خدماتو لپاره امر کولو دمخه. نور نومونه او نښې ممکن د نورو ملکیت په توګه ادعا شي.

اسناد / سرچینې

د انټل ټیټ لیټینسي ای ټایل 40G ایترنیټ انټل FPGA IP ډیزاین Example [pdf] د کارونکي لارښود د ټیټ لیټینسي ای ټایل 40G ایترنیټ انټل FPGA IP ډیزاین Example، ټیټ ځنډ، E-Tile 40G ایترنیټ انټیل FPGA IP ډیزاین Example، Intel FPGA IP ډیزاین Example، IP ډیزاین Example

حوالې

• د کارن لارښود